JPH1187537A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】デバイス動作の高速化や駆動電圧の低電圧化な
ど所望のデバイス動作基準を満足でき、かつリーク電流
の少ないゲート絶縁膜を形成して信頼性を一層向上させ
ることができる不揮発性半導体記憶装置の製造方法を提
供する。 【解決手段】ｐ形シリコン基板１にゲート絶縁膜を介し
浮遊ゲートが形成されたメモリセルからなる不揮発性半
導体記憶装置の製造方法であって、前記ｐ形シリコン基
板１に不純物イオン３２を注入する工程と、前記ｐ形シ
リコン基板１に前記ゲート絶縁膜を形成する工程とを具
備し、前記不純物イオン３２を注入する工程と前記ゲー
ト絶縁膜を形成する工程との間に、前記ｐ形シリコン基
板１を９５０℃以上に加熱する工程を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イオン注入技術に
より半導体基板に不純物の打ち込みを行い、その後この
半導体基板上にトンネル絶縁膜を形成する工程を有する
不揮発性半導体記憶装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】以前より、イオン注入技術は、例えばＭ
ＯＳトランジスタのしきい値電圧調整、ソース及びドレ
インの形成、アイソレーションの形成など、ＬＳＩの製
造にとって不可欠の技術となっている。これは、イオン
注入技術によれば、不純物イオンを高電界によって加速
して任意の場所に打ち込むことにより、デバイスの設計
どおりの不純物プロファイルを正確に実現できることに
よる。

【０００３】不揮発性半導体記憶装置においては、セル
部となる半導体基板内に燐（Ｐ）、砒素（Ａｓ）等の原
子をイオン化し高電界によって加速して注入する前記イ
オン注入技術は、基板内の不純物原子濃度や基板表面か
らの深度方向の不純物分布を容易に制御することができ
るため、デバイス動作にとって重要なトランジスタのし
きい値制御に関してきわめて重要な技術となっている。

【０００４】しかし一方で、このイオン注入技術は、高
エネルギーイオンを半導体基板内に注入するため、結晶
欠陥の発生や、金属原子による汚染等の誘因となってい
る。現状の不揮発性半導体記憶装置における製造プロセ
スでは、トンネル酸化膜を形成する領域上にＡｓ等のイ
オン注入を行い、セル部のトランジスタ（セルトランジ
スタ）のしきい値を調整し、デバイスを動作させてい
る。よって、不揮発性半導体記憶装置の製造プロセスの
中で最も重要なトンネル酸化膜の形成の際に、トンネル
酸化膜が形成される領域に対してイオン注入がなされ、
この領域には結晶欠陥や汚染が発生しているのが現状で
ある。

【０００５】

【発明が解決しようとする課題】しかしながら、こうし
て半導体基板にもたらされた結晶欠陥や汚染は、特に今
後プロセスの低温化が進行すると、そのままトンネル酸
化膜中にも取り込まれてしまう傾向がある。

【０００６】トンネル酸化膜中に取り込まれた結晶欠陥
や汚染はシリコン酸化膜（ＳｉＯ2）のネットワークを
損なうため、このようなゲート絶縁膜に書き込みや消去
の動作ストレスが加わるとゲート絶縁膜のリーク電流、
特に低電界でのリーク電流が増加する。これは、不揮発
性半導体記憶装置にとっては致命的な問題である。

【０００７】一方、トンネル酸化膜の形成領域（セル領
域）に燐または砒素などのイオン注入を行わないと、セ
ルトランジスタのしきい値が上昇するため、書き込み電
圧の上昇によってプログラム時間が増大し、デバイス動
作の高速化という面からは極めて大きなマイナス要因と
なる。

【０００８】それゆえ、トンネル酸化膜の形成領域にイ
オン注入を行い、所望のデバイス動作基準を満足させな
がらも、リーク電流の少ないゲート酸化膜を形成するこ
とは極めて重要である。

【０００９】そこで本発明は、上記課題に鑑みてなされ
たものであり、デバイス動作の高速化や駆動電圧の低電
圧化など所望のデバイス動作基準を満足させることがで
き、かつリーク電流の少ないゲート絶縁膜を形成して信
頼性を一層向上させることができる不揮発性半導体記憶
装置の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の不揮発性半導体記憶装置の製造方
法は、半導体基板にトンネル絶縁膜を介し浮遊ゲートが
形成されたメモリセルからなる不揮発性半導体記憶装置
の製造方法であって、前記半導体基板の前記トンネル絶
縁膜形成領域に不純物を注入する工程と、前記不純物が
注入された半導体基板に前記トンネル絶縁膜を形成する
工程とを具備し、前記不純物を注入する工程と前記トン
ネル絶縁膜を形成する工程との間に、前記半導体基板を
９５０℃以上に加熱する工程を有することを特徴とす
る。

【００１１】また、請求項２に記載の不揮発性半導体記
憶装置の製造方法は、半導体基板にトンネル絶縁膜を介
し浮遊ゲートが形成されたメモリセルからなる不揮発性
半導体記憶装置の製造方法であって、前記半導体基板の
前記トンネル絶縁膜形成領域に不純物を注入する工程
と、前記不純物が注入された半導体基板に前記トンネル
絶縁膜を形成する工程とを具備し、前記不純物を注入す
る工程と前記トンネル絶縁膜を形成する工程との間に、
前記半導体基板を９５０℃以上の温度で熱酸化する工程
を有することを特徴とする。

【００１２】また、請求項３に記載の不揮発性半導体記
憶装置の製造方法は、半導体基板にトンネル絶縁膜を介
し浮遊ゲートが形成されたメモリセルからなる不揮発性
半導体記憶装置の製造方法であって、前記半導体基板の
前記トンネル絶縁膜形成領域に不純物を注入する工程
と、前記不純物が注入された半導体基板に前記トンネル
絶縁膜とは異なるゲート絶縁膜を形成する工程と、前記
不純物が注入された半導体基板に前記メモリセルのトン
ネル絶縁膜を形成する工程とを具備し、前記ゲート絶縁
膜を形成する工程の後、前記メモリセルのトンネル絶縁
膜を形成する工程の前に、前記半導体基板を９５０℃以
上に加熱する工程を有することを特徴とする。

【００１３】また、さらに請求項４に記載の不揮発性半
導体記憶装置の製造方法は、請求項１乃至請求項３のい
ずれか１項に記載の構成において、前記不純物を注入す
る工程は、前記不純物の注入直後の前記半導体基板表面
における結晶欠陥密度が１．４×１０²⁰／ｃｍ³ 以上と
なる条件に設定されていることを特徴とする。

【００１４】また、さらに請求項５に記載の不揮発性半
導体記憶装置の製造方法は、請求項１乃至請求項４のい
ずれか１項に記載の構成において、前記不純物を注入す
る工程は、前記不純物が砒素の場合、そのドーズ量が
１．２×１０¹²／ｃｍ² 以上、前記不純物が硼素または
燐の場合、そのドーズ量が２×１０¹³／ｃｍ² 以上に設
定されていることを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態の不揮発性半導体記憶装置の製造方法につい
て説明する。なお、以下の実施の形態では、不揮発性半
導体記憶装置のうちのＮＡＮＤ型ＥＥＰＲＯＭを例とし
て説明する。

【００１６】図１は、後述する第１〜第４の実施の形態
の製造方法によって形成されるＮＡＮＤ型ＥＥＰＲＯＭ
の断面構造を示す図である。図１に示すように、ｐ形シ
リコン基板１上の図示しない素子分離領域で囲まれた領
域に複数個のメモリセル用のトランジスタ（以下メモリ
セルトランジスタ）２と、それを挟む２個のメモリセル
選択用のトランジスタ（以下選択トランジスタ）３から
なるＮＡＮＤセルが以下のように形成されている。

【００１７】ｐ形シリコン基板１上には、トンネル絶縁
膜となる第１のゲート絶縁膜４を介して第１の多結晶シ
リコン膜からなる浮遊ゲート６が形成されている。この
浮遊ゲート６上には、第２のゲート絶縁膜８を介して第
２の多結晶シリコン膜からなる制御ゲート１０が形成さ
れている。さらに、前記メモリセルトランジスタ２と選
択トランジスタ３のドレイン部とソース部には、Ｎ⁺ 層
１２が形成されている。

【００１８】また、ｐ形シリコン基板１の全面には絶縁
膜１４が形成されており、この絶縁膜１４には前記ＮＡ
ＮＤセルの端部のソース部へ通じるコンタクト孔が設け
られている。そして、前記絶縁膜１４上には、このコン
タクト孔を介して前記ドレイン部又はソース部に接続さ
れたアルミニウム（Ａｌ）等からなる配線１６が配設さ
れている。なお、この実施の形態では、ｐ形シリコン基
板を用いたが、これに限るわけではなくｎ形シリコン基
板にｐ形ウェルを形成したものでもよい。

【００１９】次に、このようなＮＡＮＤ型ＥＥＰＲＯＭ
におけるメモリセルトランジスタ２の一般的な製造方法
について説明する。図２（ａ）、（ｂ）〜図４（ａ）、
（ｂ）は、前記ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルト
ランジスタ２の製造工程を示す図である。

【００２０】図２（ａ）に示すように、ｐ形シリコン基
板１（またはｎ形シリコン基板に形成したｐ形ウェル）
表面のメモリセルトランジスタのチャネル部形成領域
に、熱酸化法により所定の膜厚１０〜数１０ｎｍ程度の
ダミー絶縁膜２０を形成する。そして、イオン注入法に
より、前記ダミー絶縁膜２０を介してｐ形シリコン基板
１に所望の導電型の不純物イオン２２（例えば砒素イオ
ン）を、所定の加速電圧、例えば１２０ｋｅＶで、所定
のドーズ量、例えば１．２×１０¹²atoms ／ｃｍ² 以下
だけ注入する。

【００２１】その後、図２（ｂ）に示すように、前記ダ
ミー絶縁膜２０を剥離する。そして、図３（ａ）に示す
ように、熱酸化法により１０ｎｍ程度の第１のゲート絶
縁膜４を形成する。このとき、前述の工程にて注入され
た不純物イオン２２は、前記第１のゲート絶縁膜４を形
成するための熱工程により、ｐ形シリコン基板１表面に
おいて活性化され活性化不純物層２４を形成する。

【００２２】さらに、図３（ｂ）に示すように、前記第
１のゲート絶縁膜４上に第１の多結晶シリコン膜６を形
成し、この第１の多結晶シリコン膜６上にシリコン酸化
膜換算で２５ｎｍ程度の第２のゲート絶縁膜８を形成す
る。なおここでは、特に図示していないが、第１の多結
晶シリコン膜６には堆積後に素子分離領域上に対応して
スリット状の開孔部が設けられている。

【００２３】さらに、前記第２のゲート絶縁膜８上に、
第２の多結晶シリコン膜１０を形成する。この第２の多
結晶シリコン膜１０上に、フォトレジストを塗布し、こ
れを露光描画してレジストパターン２６を形成する。

【００２４】続いて、図４（ａ）に示すように、前記レ
ジストパターン２６をエッチングマスクとして用いて、
反応性イオンエッチング（ＲＩＥ）により第２の多結晶
シリコン膜１０、第２のゲート絶縁膜８、及び第１の多
結晶シリコン６を順次エッチングし、制御ゲート１０及
び浮遊ゲート６を形成する。

【００２５】その後、図４（ｂ）に示すように、レジス
トパターン２６を除去した後、イオン注入法によりドレ
イン、ソース領域（Ｎ⁺ 層）１２を形成する。以降は通
常の工程に従って、絶縁膜１４、配線１６等の形成を行
う。以上により、この第１の実施の形態のＮＡＮＤ型Ｅ
ＥＰＲＯＭのメモリセルトランジスタが完成する。

【００２６】ここで、このような製造方法で得られる不
揮発性半導体記憶装置における電荷保持不良ビット数
（ Fail bit number）とチャネル部形成領域へのイオン
注入時の注入ドーズ量（Dose量）との関係を図５に示
す。この図５により、不純物イオンが砒素である場合、
その注入ドーズ量を１．２×１０¹²atoms ／ｃｍ² 以下
に抑制すると、不良となるメモリセルの数が急速に減少
することがわかる。

【００２７】これより、不純物イオン（砒素イオン）２
２の注入ドーズ量を所定量１．２×１０¹²atoms ／ｃｍ
² 以下にすることによって、リーク電流を抑制してデー
タ保持特性を向上させることが可能であると言える。前
記ドーズ量の所定量は、ダミー絶縁膜２０の剥離後のｐ
形シリコン基板１の表面において結晶欠陥密度が１．４
×１０²⁰／ｃｍ³ 、または不純物原子密度が１．３×１
０¹⁶atoms ／ｃｍ³ となる量である。すなわち、前記ダ
ミー絶縁膜２０を膜厚が２５ｎｍのシリコン酸化膜、不
純物イオン２２の加速エネルギーを１２０ｋｅＶ、不純
物イオン２２を砒素とした場合、前記注入ドーズ量を
１．２×１０¹²atoms ／ｃｍ² 以下に設定することによ
り、リーク電流を抑制してデータ保持特性を向上させる
ことができる。

【００２８】また、不純物イオンを硼素または燐とした
以外は同様の条件では、注入ドーズ量を２×１０¹³atom
s ／ｃｍ² 以下とすることにより、リーク電流を抑制し
てデータ保持特性を向上させることが可能となる。

【００２９】またここで、前記ダミー絶縁膜２０を膜厚
が２５ｎｍのシリコン酸化膜、注入ドーズ量を１．２×
１０¹²atoms ／ｃｍ² 、不純物イオン２２を砒素とした
場合、前記不純物イオン２２の加速エネルギーとｐ形シ
リコン基板１の表面に発生する結晶欠陥密度との関係を
図６に示す。この図６により、加速エネルギーを増大さ
せると、ｐ形シリコン基板１の表面に発生する結晶欠陥
密度が単調に減少することがわかる。

【００３０】これより、不純物イオン２２の加速エネル
ギーを所定値以上に設定することによって、リーク電流
を抑制してデータ保持特性を向上させることが可能であ
ると言える。前記加速エネルギーの所定値は、ダミー絶
縁膜２０の剥離後のｐ形シリコン基板１の表面において
結晶欠陥密度が１．４×１０²⁰／ｃｍ³ 、または不純物
原子密度が１．３×１０¹⁶atoms ／ｃｍ³ となる値であ
る。すなわち、前記ダミー絶縁膜２０を膜厚が２５ｎｍ
のシリコン酸化膜、注入ドーズ量を１．２×１０¹²atom
s ／ｃｍ² 、不純物イオン２２を砒素とした場合、前記
不純物イオン２２の加速エネルギーを１２０ｋｅＶ以上
に設定することにより、リーク電流を抑制してデータ保
持特性を向上させることができる。

【００３１】またここで、前記不純物イオン２２の加速
エネルギーを１２０ｋｅＶ、注入ドーズ量を１．２×１
０¹²atoms ／ｃｍ² 、不純物イオン２２を砒素イオンと
した場合、シリコン酸化膜からなるダミー絶縁膜２０の
膜厚とｐ形シリコン基板１の表面に発生する結晶欠陥密
度との関係を図７に示す。この図７により、ダミー絶縁
膜２０の膜厚を薄くすると、ｐ形シリコン基板１の表面
に発生する結晶欠陥密度が単調に減少することがわか
る。

【００３２】これより、ダミー絶縁膜２０の膜厚を所定
値以下に設定することによって、リーク電流を抑制して
データ保持特性を向上させることが可能であると言え
る。前記膜厚の所定値は、ダミー絶縁膜２０の剥離後の
ｐ形シリコン基板１の表面において結晶欠陥密度が１．
４×１０²⁰／ｃｍ³ 、または不純物原子密度が１．３×
１０¹⁶atoms ／ｃｍ³ となる値である。すなわち、不純
物イオン２２を砒素とし、前記不純物イオン２２の加速
エネルギーを１２０ｋｅＶ、注入ドーズ量を１．２×１
０¹²atoms ／ｃｍ² とした場合、前記ダミー絶縁膜２０
の膜厚を２５ｎｍ以下に設定することにより、リーク電
流を抑制してデータ保持特性を向上させることができ
る。

【００３３】ところで、例えばメモりセルトランジスタ
のしきい値を調整するために要求される製造プロセス上
の制約などから、チャネル部形成領域へのイオン注入条
件が以上で説明した所望の範囲から外れ、イオン注入直
後の結晶欠陥密度を１．４×１０²⁰／ｃｍ³ 以下にでき
ないことがある。そこで本発明ではこのような場合、次
の第１〜４の実施の形態にて説明する製造方法により、
半導体記憶装置の製造を行う。

【００３４】まず、第１の実施の形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおけるメモリセルトランジスタ２の製造方法
について説明する。図８（ａ）、（ｂ）〜図１０
（ａ）、（ｂ）は、前記ＮＡＮＤ型ＥＥＰＲＯＭ のメ
モリセルトランジスタ２の製造工程を示す図である。

【００３５】図８（ａ）に示すように、ｐ形シリコン基
板１（またはｎ形シリコン基板に形成したｐ形ウェル）
表面のメモリセルトランジスタのチャネル部形成領域
に、熱酸化法により所定の膜厚１０〜数１０ｎｍ程度の
ダミー絶縁膜３０を形成する。そして、イオン注入法に
より、高エネルギーに加速した不純物イオン３２（例え
ば砒素イオン）を、前記ダミー絶縁膜３０を介してｐ形
シリコン基板１に注入する。

【００３６】ここで、前記不純物イオン３２の注入は、
メモリセルトランジスタ２のしきい値電圧を所望の値に
設定することを目的とし、前記イオン注入法における注
入ドーズ量は不純物イオン３２が砒素である場合は１×
１０¹⁰atoms ／ｃｍ² 〜５×１０¹³atoms ／ｃｍ² の範
囲で行う。また、不純物イオン３２が硼素あるいは燐で
ある場合は１×１０¹⁰atoms ／ｃｍ² 〜１×１０¹⁴atom
s ／ｃｍ² の範囲で行う。

【００３７】続いて、図８（ｂ）に示すように、前記ダ
ミー絶縁膜３０を剥離した後、窒素ガスなどの非酸化雰
囲気中で所定の温度、例えば９５０℃にてアニールを行
う。このアニール温度は、９５０℃以上であることが望
ましい。このとき、前述の工程にて注入された不純物イ
オン３２は、このアニールによりｐ形シリコン基板１表
面において活性化され活性化不純物層３４を形成する。

【００３８】その後、図９（ａ）に示すように、熱酸化
法により膜厚１０ｎｍ程度の第１のゲート絶縁膜４を形
成する。さらに、図９（ｂ）に示すように、前記第１の
ゲート絶縁膜４上に第１の多結晶シリコン膜６を形成
し、この第１の多結晶シリコン膜６上にシリコン酸化膜
換算で２５ｎｍ程度の第２のゲート絶縁膜８を形成す
る。なおここでは、特に図示していないが、第１の多結
晶シリコン膜６には堆積後に素子分離領域上に対応して
スリット状の開孔部が設けられている。

【００３９】続いて、前記第２のゲート絶縁膜８上に第
２の多結晶シリコン膜１０を形成し、さらにこの第２の
多結晶シリコン膜１０上にフォトレジストを塗布し、こ
れを露光描画してレジストパターン２６を形成する。

【００４０】続いて、図１０（ａ）に示すように、前記
レジストパターン２６をエッチングマスクとして用い
て、反応性イオンエッチング（ＲＩＥ）により第２の多
結晶シリコン膜１０、第２のゲート絶縁膜８、及び第１
の多結晶シリコン６を順次エッチングし、制御ゲート１
０及び浮遊ゲート６を形成する。

【００４１】その後、図１０（ｂ）に示すように、レジ
ストパターン２６を除去した後、イオン注入法によりド
レイン、ソース領域（Ｎ⁺ 層）１２を形成する。以降は
通常の工程に従って、絶縁膜１４、配線１６等の形成を
行う。以上により、この第１の実施の形態のＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルトランジスタが完成する。

【００４２】以上説明したようにこの第１の実施の形態
では、不純物イオン３２を注入した後に９５０℃以上の
温度でアニールを行うことにより、不純物イオン３２の
注入によってｐ形シリコン基板１内に発生した結晶欠陥
は回復し、結晶欠陥密度が減少する。これにより、リー
ク電流の発生を抑制してデータ保持特性を向上させるこ
とができる。

【００４３】次に、第２の実施の形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおけるメモリセルトランジスタ２の製造方法
について説明する。図１１（ａ）、（ｂ）、図１２
（ａ）、（ｂ）、（ｃ）、図１３（ａ）、（ｂ）は、前
記ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルトランジスタ２
の製造工程を示す図である。

【００４４】図１１（ａ）に示すように、ｐ形シリコン
基板１（またはｎ形シリコン基板に形成したｐ形ウェ
ル）表面のメモリセルトランジスタのチャネル部形成領
域に、熱酸化法により所定の膜厚１０〜数１０ｎｍ程度
のダミー絶縁膜４０を形成する。そして、イオン注入法
により、高エネルギーに加速した不純物イオン４２（例
えば砒素イオン）を、前記ダミー絶縁膜４０を介してｐ
形シリコン基板１に注入する。

【００４５】さらに、図１１（ｂ）に示すように、前記
ダミー絶縁膜４０を剥離した後、所定の温度、例えば９
５０℃による熱酸化法により、膜厚が数１０ｎｍ程度の
絶縁膜４４を形成する。この絶縁膜４４の形成時の温度
は、９５０℃以上であることが望ましい。前記絶縁膜４
４は、周辺回路においてゲート絶縁膜として機能する膜
であってもよいし、単に基板表面の汚れを取るための膜
であってもよい。このとき、前述の工程にて注入された
不純物イオン４２は、この熱酸化における高温の酸化雰
囲気により、ｐ形シリコン基板１表面において活性化さ
れ活性化不純物層４６を形成する。

【００４６】その後、図１２（ａ）に示すように、メモ
リセルトランジスタ２の部分のみ絶縁膜４４を剥離し、
図１２（ｂ）に示すように、熱酸化法により膜厚１０ｎ
ｍ程度の第１のゲート絶縁膜４を形成する。さらに、図
１２（ｃ）に示すように、前記第１のゲート絶縁膜４上
に第１の多結晶シリコン膜６を形成し、この第１の多結
晶シリコン膜６上にシリコン酸化膜換算で２５ｎｍ程度
の第２のゲート絶縁膜８を形成する。なおここでは、特
に図示していないが、第１の多結晶シリコン膜６には堆
積後に素子分離領域上に対応してスリット状の開孔部が
設けられている。

【００４７】続いて、前記第２のゲート絶縁膜８上に第
２の多結晶シリコン膜１０を形成し、さらにこの第２の
多結晶シリコン膜１０上にフォトレジストを塗布し、こ
れを露光描画してレジストパターン２６を形成する。

【００４８】続いて、図１３（ａ）に示すように、前記
レジストパターン２６をエッチングマスクとして用い
て、反応性イオンエッチング（ＲＩＥ）により第２の多
結晶シリコン膜１０、第２のゲート絶縁膜８、及び第１
の多結晶シリコン６を順次エッチングし、制御ゲート１
０及び浮遊ゲート６を形成する。

【００４９】その後、図１３（ｂ）に示すように、レジ
ストパターン２６を除去した後、イオン注入法によりド
レイン、ソース領域（Ｎ⁺ 層）１２を形成する。以降は
通常の工程に従って、絶縁膜１４、配線１６等の形成を
行う。以上により、この第２の実施の形態のＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルトランジスタが完成する。

【００５０】以上説明したようにこの第２の実施の形態
では、不純物イオン４２を注入した後に、周辺回路用の
ゲート絶縁膜形成などのために９５０℃以上の熱酸化
（高温酸化雰囲気中に保持）を行うことにより、不純物
イオン４２の注入によってｐ形シリコン基板１内に発生
した結晶欠陥は回復し、結晶欠陥密度が減少する。これ
により、リーク電流の発生を抑制してデータ保持特性を
向上させることができる。

【００５１】次に、第３の実施の形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおけるメモリセルトランジスタ２の製造方法
について説明する。図１１（ａ）、（ｂ）、図１２
（ａ）、（ｂ）、（ｃ）、図１３（ａ）、（ｂ）は、前
記ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルトランジスタ２
の製造工程を示す図である。

【００５２】図１１（ａ）に示すように、ｐ形シリコン
基板１（またはｎ形シリコン基板に形成したｐ形ウェ
ル）表面のメモリセルトランジスタのチャネル部形成領
域に、熱酸化法により所定の膜厚１０〜数１０ｎｍ程度
のダミー絶縁膜４０を形成する。そして、イオン注入法
により、高エネルギーに加速した不純物イオン４２（例
えば砒素イオン）を、前記ダミー絶縁膜４０を介してｐ
形シリコン基板１に注入する。

【００５３】さらに、図１１（ｂ）に示すように、前記
ダミー絶縁膜４０を剥離した後、基板表面の汚れの除去
などを考慮して前記ｐ形シリコン基板１を７５０℃〜８
５０℃の酸化雰囲気中で加熱し、膜厚が数１０ｎｍ程度
の絶縁膜４４を形成する。その後、窒素ガスなどの非酸
化雰囲気中で所定の温度、例えば９５０℃でアニールを
行う。このアニール温度は、９５０℃以上であることが
望ましい。このとき、前述の工程にて注入された不純物
イオン４２は、このアニールによりｐ形シリコン基板１
表面において活性化され活性化不純物層４６を形成す
る。

【００５４】その後、図１２（ａ）に示すように、メモ
リセルトランジスタ２の部分のみ絶縁膜４４を剥離し、
図１２（ｂ）に示すように、熱酸化法により膜厚１０ｎ
ｍ程度の第１のゲート絶縁膜４を形成する。さらに、図
１２（ｃ）に示すように、前記第１のゲート絶縁膜４上
に第１の多結晶シリコン膜６を形成し、この第１の多結
晶シリコン膜６上にシリコン酸化膜換算で２５ｎｍ程度
の第２のゲート絶縁膜８を形成する。なおここでは、特
に図示していないが、第１の多結晶シリコン膜６には堆
積後に素子分離領域上に対応してスリット状の開孔部が
設けられている。

【００５５】続いて、前記第２のゲート絶縁膜８上に第
２の多結晶シリコン膜１０を形成し、さらにこの第２の
多結晶シリコン膜１０上にフォトレジストを塗布し、こ
れを露光描画してレジストパターン２６を形成する。

【００５６】続いて、図１３（ａ）に示すように、前記
レジストパターン２６をエッチングマスクとして用い
て、反応性イオンエッチング（ＲＩＥ）により第２の多
結晶シリコン膜１０、第２のゲート絶縁膜８、及び第１
の多結晶シリコン６を順次エッチングし、制御ゲート１
０及び浮遊ゲート６を形成する。

【００５７】その後、図１３（ｂ）に示すように、レジ
ストパターン２６を除去した後、イオン注入法によりド
レイン、ソース領域（Ｎ⁺ 層）１２を形成する。以降は
通常の工程に従って、絶縁膜１４、配線１６等の形成を
行う。以上により、この第３の実施の形態のＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルトランジスタが完成する。

【００５８】以上説明したようにこの第３の実施の形態
では、不純物イオン４２を注入した後に、７５０℃〜８
５０℃の酸化雰囲気中で熱酸化を行い、さらに窒素ガス
などの非酸化雰囲気中にて９５０℃以上の温度でアニー
ルを行うことにより、不純物イオン４２の注入によって
ｐ形シリコン基板１内に発生した結晶欠陥は回復し、結
晶欠陥密度が減少する。これにより、リーク電流の発生
を抑制してデータ保持特性を向上させることができる。

【００５９】次に、第４の実施の形態のＮＡＮＤ型ＥＥ
ＰＲＯＭにおけるメモリセルトランジスタ２及び選択ト
ランジスタ３の製造方法について説明する。図１４
（ａ）、（ｂ）、図１５（ａ）、（ｂ）、（ｃ）、図１
６（ａ）、（ｂ）は、前記ＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルトランジスタ２及び選択トランジスタ３の製造
工程を示す図である。なお、図中の左側がメモリセルト
ランジスタ２を示し、右側が選択トランジスタ３を示し
ている。

【００６０】図１４（ａ）に示すように、ｐ形シリコン
基板１（またはｎ形シリコン基板に形成したｐ形ウェ
ル）表面のメモリセルトランジスタのチャネル部形成領
域に、熱酸化法により所定の膜厚１０〜数１０ｎｍ程度
のダミー絶縁膜５０を形成する。そして、イオン注入法
により、高エネルギーに加速した不純物イオン５２（例
えば砒素イオン）を前記ダミー絶縁膜５０を介して、ｐ
形シリコン基板１に注入する。

【００６１】さらに、図１４（ｂ）に示すように、前記
ダミー絶縁膜５０を剥離した後、選択トランジスタのゲ
ート絶縁膜（選択ゲート絶縁膜）を形成するために、７
５０℃〜８５０℃での熱酸化法やその他の方法により、
膜厚が数１０ｎｍ程度の絶縁膜５４を形成する。その
後、窒素ガスなどの非酸化雰囲気中で所定の温度、例え
ば９５０℃でアニールを行う。このアニール温度は、９
５０℃以上であることが望ましい。このとき、前述の工
程にて注入された不純物イオン５２は、このアニールに
よりｐ形シリコン基板１表面において活性化され活性化
不純物層５６を形成する。

【００６２】その後、図１５（ａ）に示すように、メモ
リセルトランジスタ２の部分のみ絶縁膜５４を剥離し、
図１５（ｂ）に示すように、熱酸化法により膜厚１０ｎ
ｍ程度の第１のゲート絶縁膜４を形成する。さらに、図
１５（ｃ）に示すように、左側のメモリセルトランジス
タ２の部分では、前記第１のゲート絶縁膜４上に第１の
多結晶シリコン膜６を形成し、この第１の多結晶シリコ
ン膜６上にシリコン酸化膜換算で２５ｎｍ程度の第２の
ゲート絶縁膜８を形成する。なおここでは、特に図示し
ていないが、第１の多結晶シリコン膜６には堆積後に素
子分離領域上に対応してスリット状の開孔部が設けられ
ている。

【００６３】続いて、前記第２のゲート絶縁膜８上に第
２の多結晶シリコン膜１０を形成し、さらにこの第２の
多結晶シリコン膜１０上にフォトレジストを塗布し、こ
れを露光描画してレジストパターン２６を形成する。

【００６４】一方、右側の選択トランジスタ３の部分で
は、図１５（ｃ）に示すように、前記絶縁膜５４上に第
１の多結晶シリコン膜６を形成し、この第１の多結晶シ
リコン膜６上にシリコン酸化膜換算で２５ｎｍ程度の第
２のゲート絶縁膜８を形成する。続いて、前記第２のゲ
ート絶縁膜８上に第２の多結晶シリコン膜１０を形成
し、さらにこの第２の多結晶シリコン膜１０上にフォト
レジストを塗布し、これを露光描画してレジストパター
ン２６を形成する。

【００６５】続いて、図１６（ａ）に示すように、前記
レジストパターン２６をエッチングマスクとして用い
て、反応性イオンエッチング（ＲＩＥ）により第２の多
結晶シリコン膜１０、第２のゲート絶縁膜８、及び第１
の多結晶シリコン６を順次エッチングし、制御ゲート１
０及び浮遊ゲート６を形成する。

【００６６】その後、図１６（ｂ）に示すように、レジ
ストパターン２６を除去した後、イオン注入法によりド
レイン、ソース領域（Ｎ⁺ 層）１２を形成する。図１７
は、前記図１４〜図１６に示した断面方向に直交する方
向からの断面図であり、すなわち図１８中のＡ−Ａに沿
った断面図である。なお、前記図１４〜図１６は、図１
６中のＢ−Ｂに沿った断面図である。

【００６７】この図１７に示すように、図１６（ｂ）に
示す製造工程の後、ｐ形シリコン基板１の全面に絶縁膜
１４を形成し、図１６（ｂ）に示す右側の選択トランジ
スタ３の部分で、この絶縁膜１４に浮遊ゲート（第１の
多結晶シリコン膜）６と制御ゲート（第２の多結晶シリ
コン膜）１０とを接続するためのコンタクト孔を開孔す
る。そして、前記絶縁膜１４上にアルミニウム（Ａｌ）
等からなる配線１６を配設し、浮遊ゲート６と制御ゲー
ト１０とを前記配線１６により同電位に接続して、素子
分離領域５８間に選択トランジスタ３を形成する。以降
は通常の工程に従って製造を行う。以上により、この第
４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭが完成する。

【００６８】以上説明したようにこの第４の実施の形態
では、不純物イオン５２を注入した後に、７５０℃〜８
５０℃の酸化雰囲気中で熱酸化を行い、さらに窒素ガス
などの非酸化雰囲気中にて９５０℃以上の温度でアニー
ルを行うことにより、不純物イオン５２の注入によって
ｐ形シリコン基板１内に発生した結晶欠陥は回復し、結
晶欠陥密度が減少する。これにより、リーク電流の発生
を抑制してデータ保持特性を向上させることができる。

【００６９】前記実施の形態によれば、メモリセルの駆
動電流や書き込み速度を犠牲にすることなく、メモリセ
ルのゲート絶縁膜の低電界でのリーク電流を減少させる
ことができる不揮発性半導体記憶装置を実現できる。

【００７０】

【発明の効果】以上述べたように本発明によれば、デバ
イス動作の高速化や駆動電圧の低電圧化など所望のデバ
イス動作基準を満足させることができ、かつリーク電流
の少ないゲート絶縁膜を形成して信頼性を一層向上させ
ることができる不揮発性半導体記憶装置の製造方法を提
供することが可能である。

【図面の簡単な説明】

【図１】本発明の第１〜第４の実施の形態の製造方法に
よって形成されるＮＡＮＤ型ＥＥＰＲＯＭの断面構造を
示す図である。

【図２】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルトランジ
スタの製造工程を示す図である。

【図３】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルトランジ
スタの製造工程を示す図である。

【図４】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルトランジ
スタの製造工程を示す図である。

【図５】図２〜図４に示した製造方法で得られる不揮発
性半導体記憶装置における電荷保持不良ビット数（ Fai
l bit number）と注入ドーズ量（Dose量）との関係を示
す図である。

【図６】前記不揮発性半導体記憶装置における不純物イ
オンの加速エネルギーとｐ形シリコン基板の表面に発生
する結晶欠陥密度との関係を示す図である。

【図７】前記不揮発性半導体記憶装置におけるシリコン
酸化膜からなるダミー絶縁膜の膜厚とｐ形シリコン基板
の表面に発生する結晶欠陥密度との関係を示す図であ
る。

【図８】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルトランジスタの製造工程を示す図である。

【図９】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルトランジスタの製造工程を示す図である。

【図１０】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルトランジスタの製造工程を示す図である。

【図１１】第２、第３の実施の形態のＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルトランジスタの製造工程を示す図で
ある。

【図１２】第２、第３の実施の形態のＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルトランジスタの製造工程を示す図で
ある。

【図１３】第２、第３の実施の形態のＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルトランジスタの製造工程を示す図で
ある。

【図１４】第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルトランジスタ及び選択トランジスタの製造
工程を示す図である。

【図１５】第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルトランジスタ及び選択トランジスタの製造
工程を示す図である。

【図１６】第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルトランジスタ及び選択トランジスタの製造
工程を示す図である。

【図１７】第４の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
の選択トランジスタの製造工程を示す図で、前記図１４
〜図１６に示した断面方向に直交する方向からの断面図
である。

【図１８】前記図１７の断面部分を示すための図であ
る。

【符号の説明】

１…ｐ形シリコン基板 ２…メモリセル用のトランジスタ（以下メモリセルトラ
ンジスタ） ３…メモリセル選択用のトランジスタ（以下選択トラン
ジスタ） ４…第１のゲート絶縁膜 ６…浮遊ゲート（第１の多結晶シリコン膜） ８…第２のゲート絶縁膜 １０…制御ゲート（第２の多結晶シリコン膜） １２…Ｎ⁺ 層 １４…絶縁膜 １６…配線 ２０…ダミー絶縁膜 ２２…不純物イオン ２４…活性化不純物層 ２６…レジストパターン ３０…ダミー絶縁膜 ３２…不純物イオン ３４…活性化不純物層 ４０…ダミー絶縁膜 ４２…不純物イオン ４４…絶縁膜 ４６…活性化不純物層 ５０…ダミー絶縁膜 ５２…不純物イオン ５４…絶縁膜 ５６…活性化不純物層 ５８…素子分離領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板にトンネル絶縁膜を介し浮遊
   ゲートが形成されたメモリセルからなる不揮発性半導体
   記憶装置の製造方法において、 前記半導体基板の前記トンネル絶縁膜形成領域に不純物
   を注入する工程と、 前記不純物が注入された半導体基板に前記トンネル絶縁
   膜を形成する工程とを具備し、 前記不純物を注入する工程と前記トンネル絶縁膜を形成
   する工程との間に、前記半導体基板を９５０℃以上に加
   熱する工程を有することを特徴とする不揮発性半導体記
   憶装置の製造方法。
2. 【請求項２】 半導体基板にトンネル絶縁膜を介し浮遊
   ゲートが形成されたメモリセルからなる不揮発性半導体
   記憶装置の製造方法において、 前記半導体基板の前記トンネル絶縁膜形成領域に不純物
   を注入する工程と、 前記不純物が注入された半導体基板に前記トンネル絶縁
   膜を形成する工程とを具備し、 前記不純物を注入する工程と前記トンネル絶縁膜を形成
   する工程との間に、前記半導体基板を９５０℃以上の温
   度で熱酸化する工程を有することを特徴とする不揮発性
   半導体記憶装置の製造方法。
3. 【請求項３】 半導体基板にトンネル絶縁膜を介し浮遊
   ゲートが形成されたメモリセルからなる不揮発性半導体
   記憶装置の製造方法において、 前記半導体基板の前記トンネル絶縁膜形成領域に不純物
   を注入する工程と、 前記不純物が注入された半導体基板に前記トンネル絶縁
   膜とは異なるゲート絶縁膜を形成する工程と、 前記不純物が注入された半導体基板に前記メモリセルの
   トンネル絶縁膜を形成する工程とを具備し、 前記ゲート絶縁膜を形成する工程の後、前記メモリセル
   のトンネル絶縁膜を形成する工程の前に、前記半導体基
   板を９５０℃以上に加熱する工程を有することを特徴と
   する不揮発性半導体記憶装置の製造方法。
4. 【請求項４】 前記不純物を注入する工程は、前記不純
   物の注入直後の前記半導体基板表面における結晶欠陥密
   度が１．４×１０²⁰／ｃｍ³ 以上となる条件に設定され
   ていることを特徴とする請求項１乃至請求項３のいずれ
   か１項に記載の不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 前記不純物を注入する工程は、前記不純
   物が砒素の場合、そのドーズ量が１．２×１０¹²／ｃｍ
   ² 以上、前記不純物が硼素または燐の場合、そのドーズ
   量が２×１０¹³／ｃｍ² 以上に設定されていることを特
   徴とする請求項１乃至請求項４のいずれか１項に記載の
   不揮発性半導体記憶装置の製造方法。