JPH1187633A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187633A JPH1187633A JP9236715A JP23671597A JPH1187633A JP H1187633 A JPH1187633 A JP H1187633A JP 9236715 A JP9236715 A JP 9236715A JP 23671597 A JP23671597 A JP 23671597A JP H1187633 A JPH1187633 A JP H1187633A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、ぺロブスカイ
ト型酸化物強誘電体層を用いたキャパシタをもち、且
つ、高アスペクト比の電極コンタクト・ホールをもつ半
導体装置に於ける配線金属層堆積をCVD法を用いて高
い効率と高い信頼性をもって実現し、しかも、キャパシ
タの劣化を防止できるようにする。 【解決手段】 ぺロブスカイト型酸化物強誘電体からな
るキャパシタ用誘電体層15をもつキャパシタを有する
半導体装置の配線形成工程に於いて、層間絶縁層17に
電極コンタクト・ホールを形成してから全面に水素収蔵
金属或いは水素不透過金属からなる水素阻止用金属層を
形成し、CVD法を適用して水素阻止用金属層上に配線
20を形成し、少なくとも水素阻止用金属層で全面が覆
われている状態で水素を排除する為の真空加熱処理を行
なう。
ト型酸化物強誘電体層を用いたキャパシタをもち、且
つ、高アスペクト比の電極コンタクト・ホールをもつ半
導体装置に於ける配線金属層堆積をCVD法を用いて高
い効率と高い信頼性をもって実現し、しかも、キャパシ
タの劣化を防止できるようにする。 【解決手段】 ぺロブスカイト型酸化物強誘電体からな
るキャパシタ用誘電体層15をもつキャパシタを有する
半導体装置の配線形成工程に於いて、層間絶縁層17に
電極コンタクト・ホールを形成してから全面に水素収蔵
金属或いは水素不透過金属からなる水素阻止用金属層を
形成し、CVD法を適用して水素阻止用金属層上に配線
20を形成し、少なくとも水素阻止用金属層で全面が覆
われている状態で水素を排除する為の真空加熱処理を行
なう。
Description
【0001】
【発明の属する技術分野】本発明は、PZT(PbZr
TiO3 )やSBT(SrBi2 Ta2 O9 )などのぺ
ロブスカイト型酸化物強誘電体を用いたキャパシタを有
し、且つ、高アスペクト比の電極コンタクト・ホールを
もつ半導体装置を製造するのに好適な方法に関する。
TiO3 )やSBT(SrBi2 Ta2 O9 )などのぺ
ロブスカイト型酸化物強誘電体を用いたキャパシタを有
し、且つ、高アスペクト比の電極コンタクト・ホールを
もつ半導体装置を製造するのに好適な方法に関する。
【0002】現在、依然として半導体装置は微細化及び
高集積化を指向しているので、例えば、メモリに於ける
キャパシタも微細化しなければならず、しかも、信頼性
が高い情報を遣り取りするには、キャパシタの容量を出
来る限り大きくすることが必要である。
高集積化を指向しているので、例えば、メモリに於ける
キャパシタも微細化しなければならず、しかも、信頼性
が高い情報を遣り取りするには、キャパシタの容量を出
来る限り大きくすることが必要である。
【0003】そこでキャパシタ誘電体層に強誘電体、例
えは、ぺロブスカイト型酸化物強誘電体を用いて小型大
容量のものを得ようとする試みがなされているが、その
ようにした場合、電極コンタクト・ホールのアスペクト
比が高くなり、配線の形成が困難になるので、本発明で
は、その問題を解消する一手段を開示しようとする。
えは、ぺロブスカイト型酸化物強誘電体を用いて小型大
容量のものを得ようとする試みがなされているが、その
ようにした場合、電極コンタクト・ホールのアスペクト
比が高くなり、配線の形成が困難になるので、本発明で
は、その問題を解消する一手段を開示しようとする。
【0004】
【従来の技術】図13はぺロブスカイト型酸化物強誘電
体層を用いたキャパシタをもつ半導体装置を表す要部切
断側面図である。
体層を用いたキャパシタをもつ半導体装置を表す要部切
断側面図である。
【0005】図に於いて、1は配線、2は上部電極、3
は強誘電体層、4は下部電極、5はSi基板、6乃至8
はSiO2 膜、10は導電プラグをそれぞれ示してい
る。
は強誘電体層、4は下部電極、5はSi基板、6乃至8
はSiO2 膜、10は導電プラグをそれぞれ示してい
る。
【0006】図13に見られる半導体装置では、キャパ
シタに於ける上部電極2或いは下部電極4と直接接続さ
れる配線1或いは導電プラグ10をもつ構造になってい
て、(A)では、下部電極4と接続された配線1が表面
側に在り、(B)では、下部電極4と接続された導電プ
ラグ10がSi基板5と接続されている。
シタに於ける上部電極2或いは下部電極4と直接接続さ
れる配線1或いは導電プラグ10をもつ構造になってい
て、(A)では、下部電極4と接続された配線1が表面
側に在り、(B)では、下部電極4と接続された導電プ
ラグ10がSi基板5と接続されている。
【0007】一般に、PZTやSBTなどのぺロブスカ
イト型酸化物強誘電体層を用いたキャパシタでは、水素
などの還元雰囲気に遭遇すると強誘電体層から酸素が脱
離して劣化することが知られ、また、CVD(chem
ical vapor deposition)法に依
って配線金属層を堆積させる際には水素が発生すること
も知られている。
イト型酸化物強誘電体層を用いたキャパシタでは、水素
などの還元雰囲気に遭遇すると強誘電体層から酸素が脱
離して劣化することが知られ、また、CVD(chem
ical vapor deposition)法に依
って配線金属層を堆積させる際には水素が発生すること
も知られている。
【0008】前記したところから、ぺロブスカイト型酸
化物強誘電体層を用いたキャパシタをもつ半導体装置を
製造する場合に於いては、配線金属層の堆積にCVD法
を適用することはできない。
化物強誘電体層を用いたキャパシタをもつ半導体装置を
製造する場合に於いては、配線金属層の堆積にCVD法
を適用することはできない。
【0009】その問題に対処する為、キャパシタ上部の
みを水素収蔵金属層で覆ったり、層間絶縁膜に水素不透
過層を用いた構造の半導体装置が知られている(要すれ
ば、「特開平5−183106号公報」、「特開平7−
102367号公報」、「特開平7−27329号公
報」などを参照。)
みを水素収蔵金属層で覆ったり、層間絶縁膜に水素不透
過層を用いた構造の半導体装置が知られている(要すれ
ば、「特開平5−183106号公報」、「特開平7−
102367号公報」、「特開平7−27329号公
報」などを参照。)
【0010】然しながら、層間絶縁膜に水素不透過層を
用いても、電極コンタクト・ホールを開口して電極・配
線を形成しつつある状態で該開口から電極・配線を透過
して水素が侵入するし、また、特開平5−183106
号公報に見られるように、キャパシタ上部のみを水素収
蔵金属層で覆った構造にした場合、層間絶縁膜を透過し
てキャパシタの側面から水素が侵入するため、矢張り、
CVD法を用いた配線金属層堆積に依るキャパシタの劣
化を防ぐことは困難である。
用いても、電極コンタクト・ホールを開口して電極・配
線を形成しつつある状態で該開口から電極・配線を透過
して水素が侵入するし、また、特開平5−183106
号公報に見られるように、キャパシタ上部のみを水素収
蔵金属層で覆った構造にした場合、層間絶縁膜を透過し
てキャパシタの側面から水素が侵入するため、矢張り、
CVD法を用いた配線金属層堆積に依るキャパシタの劣
化を防ぐことは困難である。
【0011】そこで、ぺロブスカイト型酸化物強誘電体
層を用いたキャパシタをもつ半導体装置に於ける配線の
形成には、水素など還元雰囲気が発生しない手段、例え
ば、アルゴンや窒素などの非還元雰囲気中のスパッタリ
ングで配線金属層の堆積を行なっている。
層を用いたキャパシタをもつ半導体装置に於ける配線の
形成には、水素など還元雰囲気が発生しない手段、例え
ば、アルゴンや窒素などの非還元雰囲気中のスパッタリ
ングで配線金属層の堆積を行なっている。
【0012】然しながら、近年、半導体装置の微細化が
進み、電極コンタクト・ホールのサイズはサブミクロン
になってきているにも拘わらず、キャパシタに於けるぺ
ロブスカイト型酸化物強誘電体の厚さを縮小することは
困難である。
進み、電極コンタクト・ホールのサイズはサブミクロン
になってきているにも拘わらず、キャパシタに於けるぺ
ロブスカイト型酸化物強誘電体の厚さを縮小することは
困難である。
【0013】従って、キャパシタに於ける上部電極とS
i基板との間を結ぶ配線を形成する為の電極コンタクト
・ホールのアスペクト比は高いものとなっているので、
そのような電極コンタクト・ホールを埋める配線をスパ
ッタリング法で形成することは困難である。
i基板との間を結ぶ配線を形成する為の電極コンタクト
・ホールのアスペクト比は高いものとなっているので、
そのような電極コンタクト・ホールを埋める配線をスパ
ッタリング法で形成することは困難である。
【0014】図14は高アスペクト比の電極コンタクト
・ホールをもつ半導体装置を表す要部切断側面図であ
り、図13に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
・ホールをもつ半導体装置を表す要部切断側面図であ
り、図13に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
【0015】図に於いて、9はSiO2 層7に形成され
て下地のSi基板5を表出させた高アスペクト比の電極
コンタクト・ホールを示している。
て下地のSi基板5を表出させた高アスペクト比の電極
コンタクト・ホールを示している。
【0016】図から明らかなように、電極コンタクト・
ホール9を配線1で埋めるには長時間を必要とするので
生産性が低下し、また、密実に埋めることができるとは
限らず、空隙を生じて信頼性が低下する場合もある。
ホール9を配線1で埋めるには長時間を必要とするので
生産性が低下し、また、密実に埋めることができるとは
限らず、空隙を生じて信頼性が低下する場合もある。
【0017】一般の半導体装置であれば、高アスペクト
比の電極コンタクト・ホールをもっていても、CVD法
を適用し、窒化チタン、タングステン、アルミニウムな
どを堆積することで問題回避も可能であるが、前記した
ようにぺロブスカイト型酸化物強誘電体層を用いたキャ
パシタをもつ半導体装置では不可能である。
比の電極コンタクト・ホールをもっていても、CVD法
を適用し、窒化チタン、タングステン、アルミニウムな
どを堆積することで問題回避も可能であるが、前記した
ようにぺロブスカイト型酸化物強誘電体層を用いたキャ
パシタをもつ半導体装置では不可能である。
【0018】
【発明が解決しようとする課題】本発明は、半導体装置
の製造工程に簡単な改変を加えることで、ぺロブスカイ
ト型酸化物強誘電体層を用いたキャパシタをもち、且
つ、高アスペクト比の電極コンタクト・ホールをもつ半
導体装置に於ける配線金属層堆積をCVD法を用いて高
い効率と高い信頼性をもって実現し、しかも、ぺロブス
カイト型酸化物強誘電体層の劣化を防止できるようにす
る。
の製造工程に簡単な改変を加えることで、ぺロブスカイ
ト型酸化物強誘電体層を用いたキャパシタをもち、且
つ、高アスペクト比の電極コンタクト・ホールをもつ半
導体装置に於ける配線金属層堆積をCVD法を用いて高
い効率と高い信頼性をもって実現し、しかも、ぺロブス
カイト型酸化物強誘電体層の劣化を防止できるようにす
る。
【0019】
【課題を解決するための手段】本発明では、電極コンタ
クト・ホールを開口してから、先ず、水素収蔵金属層或
いは水素不透過金属層を形成し、その後、CVD法を適
用して配線金属層を成膜することが基本になっていて、
その配線金属層の成膜時に発生する水素は、下地の水素
収蔵金属層、或いは、水素不透過金属層で遮断されるの
で、この段階でぺロブスカイト型酸化物強誘電体層を用
いたキャパシタが水素に依って劣化することはない。
クト・ホールを開口してから、先ず、水素収蔵金属層或
いは水素不透過金属層を形成し、その後、CVD法を適
用して配線金属層を成膜することが基本になっていて、
その配線金属層の成膜時に発生する水素は、下地の水素
収蔵金属層、或いは、水素不透過金属層で遮断されるの
で、この段階でぺロブスカイト型酸化物強誘電体層を用
いたキャパシタが水素に依って劣化することはない。
【0020】通常、CVD法に依って成膜した配線金属
層中には、ある程度の水素が含まれるので、後工程とし
て、真空中で加熱することに依って水素を排出すると良
く、このようにすることで、配線形成後の熱処理工程で
水素が発生することはなくなり、ぺロブスカイト型酸化
物強誘電体層を用いたキャパシタの劣化は抑止すること
ができる。
層中には、ある程度の水素が含まれるので、後工程とし
て、真空中で加熱することに依って水素を排出すると良
く、このようにすることで、配線形成後の熱処理工程で
水素が発生することはなくなり、ぺロブスカイト型酸化
物強誘電体層を用いたキャパシタの劣化は抑止すること
ができる。
【0021】水素収蔵金属には、高温になると水素を透
過し易くなる性質をもつものがあるので、その場合に
は、前記真空加熱工程で配線金属から脱離した水素が水
素収蔵金属層を透過してぺロブスカイト型酸化物強誘電
体層に達し、キャパシタに若干の劣化が起こる可能性が
あるので、多層工程の最終工程に於いて、キャパシタの
強誘電体層に達するホールを開口し、酸素雰囲気中でア
ニールを行なってキャパシタの特性を回復することがで
きる。
過し易くなる性質をもつものがあるので、その場合に
は、前記真空加熱工程で配線金属から脱離した水素が水
素収蔵金属層を透過してぺロブスカイト型酸化物強誘電
体層に達し、キャパシタに若干の劣化が起こる可能性が
あるので、多層工程の最終工程に於いて、キャパシタの
強誘電体層に達するホールを開口し、酸素雰囲気中でア
ニールを行なってキャパシタの特性を回復することがで
きる。
【0022】前記したところから、本発明に依る半導体
装置の製造方法に於いては、 (1)ぺロブスカイト型酸化物強誘電体からなるキャパ
シタ用誘電体層(例えばぺロブスカイト型酸化物強誘電
体からなるキャパシタ用誘電体層15)をもつキャパシ
タを有する半導体装置の配線形成工程に於いて、絶縁層
(例えばSiO2 からなる層間絶縁層17)に電極コン
タクト・ホールを形成してから全面に水素収蔵金属或い
は水素不透過金属からなる水素阻止用金属層(例えば水
素収蔵金属層又は水素不透過金属層)を形成する工程
と、CVD法を適用して前記水素阻止用金属層上に配線
金属層(例えば配線20)を形成する工程と、少なくと
も水素阻止用金属層で全面が覆われている状態で水素を
排除する為の真空加熱処理を行なう工程とが含まれてな
ることを特徴とするか、又は、
装置の製造方法に於いては、 (1)ぺロブスカイト型酸化物強誘電体からなるキャパ
シタ用誘電体層(例えばぺロブスカイト型酸化物強誘電
体からなるキャパシタ用誘電体層15)をもつキャパシ
タを有する半導体装置の配線形成工程に於いて、絶縁層
(例えばSiO2 からなる層間絶縁層17)に電極コン
タクト・ホールを形成してから全面に水素収蔵金属或い
は水素不透過金属からなる水素阻止用金属層(例えば水
素収蔵金属層又は水素不透過金属層)を形成する工程
と、CVD法を適用して前記水素阻止用金属層上に配線
金属層(例えば配線20)を形成する工程と、少なくと
も水素阻止用金属層で全面が覆われている状態で水素を
排除する為の真空加熱処理を行なう工程とが含まれてな
ることを特徴とするか、又は、
【0023】(2)前記(1)に於いて、水素を排除す
る為の真空加熱処理を行なった後に水素阻止用金属層を
配線パターンに加工する工程が含まれてなることを特徴
とするか、又は、
る為の真空加熱処理を行なった後に水素阻止用金属層を
配線パターンに加工する工程が含まれてなることを特徴
とするか、又は、
【0024】(3)前記(1)に於いて、水素を排除す
る為の真空加熱処理を行なった後に電極コンタクト・ホ
ール内に在るもの以外の水素阻止用金属層及び配線金属
層などを除去してから再び配線金属層(例えば配線金属
層37:図7参照)を形成して配線パターンに加工する
工程が含まれてなることを特徴とするか、又は、
る為の真空加熱処理を行なった後に電極コンタクト・ホ
ール内に在るもの以外の水素阻止用金属層及び配線金属
層などを除去してから再び配線金属層(例えば配線金属
層37:図7参照)を形成して配線パターンに加工する
工程が含まれてなることを特徴とするか、又は、
【0025】(4)ぺロブスカイト型酸化物強誘電体か
らなるキャパシタ用誘電体層(例えばぺロブスカイト型
酸化物強誘電体からなるキャパシタ用誘電体層15)を
もつキャパシタを有する半導体装置に於ける配線形成工
程に於いて、絶縁層(例えばSiO 2 からなる層間絶縁
層17)に電極コンタクト・ホール及び電極コンタクト
・ホールに連なる配線埋め込み用溝(例えば配線埋め込
み用溝32B:図8参照)を形成してから全面に水素収
蔵金属(例えばパラジウムなど)或いは水素不透過金属
(例えばアルミニウムなど)からなる水素阻止用金属層
を形成する工程と、CVD法を適用して前記水素阻止用
金属層上に配線金属層(例えば配線20)を形成する工
程と、少なくとも水素阻止用金属層で全面が覆われてい
る状態で水素を排除する為の真空加熱処理を行なう工程
と、電極コンタクト・ホール内及び電極コンタクト・ホ
ールに連なる配線埋め込み用溝内に在るもの以外の水素
阻止用金属層及び配線金属層などを除去して電極・配線
を形成する工程が含まれてなることを特徴とするか、又
は、
らなるキャパシタ用誘電体層(例えばぺロブスカイト型
酸化物強誘電体からなるキャパシタ用誘電体層15)を
もつキャパシタを有する半導体装置に於ける配線形成工
程に於いて、絶縁層(例えばSiO 2 からなる層間絶縁
層17)に電極コンタクト・ホール及び電極コンタクト
・ホールに連なる配線埋め込み用溝(例えば配線埋め込
み用溝32B:図8参照)を形成してから全面に水素収
蔵金属(例えばパラジウムなど)或いは水素不透過金属
(例えばアルミニウムなど)からなる水素阻止用金属層
を形成する工程と、CVD法を適用して前記水素阻止用
金属層上に配線金属層(例えば配線20)を形成する工
程と、少なくとも水素阻止用金属層で全面が覆われてい
る状態で水素を排除する為の真空加熱処理を行なう工程
と、電極コンタクト・ホール内及び電極コンタクト・ホ
ールに連なる配線埋め込み用溝内に在るもの以外の水素
阻止用金属層及び配線金属層などを除去して電極・配線
を形成する工程が含まれてなることを特徴とするか、又
は、
【0026】(5)前記(1)乃至(4)の何れか1に
於いて、配線金属層が配線パターンに加工されて全面が
絶縁膜で覆われた後に絶縁膜の表面からぺロブスカイト
型酸化物強誘電体からなるキャパシタ用誘電体層に達す
る酸素供給ホール(例えば酸素供給ホール21A:図1
1及び図12参照)を形成して酸素雰囲気中に於いて熱
処理を行なう工程が含まれてなることを特徴とする。
於いて、配線金属層が配線パターンに加工されて全面が
絶縁膜で覆われた後に絶縁膜の表面からぺロブスカイト
型酸化物強誘電体からなるキャパシタ用誘電体層に達す
る酸素供給ホール(例えば酸素供給ホール21A:図1
1及び図12参照)を形成して酸素雰囲気中に於いて熱
処理を行なう工程が含まれてなることを特徴とする。
【0027】前記手段を採ることに依り、CVD法に依
って配線金属層を成膜する時点で、ウエハ表面は全面に
亙って水素収蔵金属層或いは水素不透過金属層で覆われ
ているので、キャパシタの側面から、或いは、配線金属
層の成膜中にコンタクト・ホールから水素が侵入するこ
とは略完全に阻止され、キャパシタが劣化することはな
い。
って配線金属層を成膜する時点で、ウエハ表面は全面に
亙って水素収蔵金属層或いは水素不透過金属層で覆われ
ているので、キャパシタの側面から、或いは、配線金属
層の成膜中にコンタクト・ホールから水素が侵入するこ
とは略完全に阻止され、キャパシタが劣化することはな
い。
【0028】また、前記水素収蔵金属層或いは水素不透
過金属層は、配線形成工程に於いて配線と同時に同じパ
ターンに加工されるのであるから、独自のフォト・リソ
グラフィ工程は不要であって、半導体装置に於けるデバ
イス・サイズの縮小にも有利である。
過金属層は、配線形成工程に於いて配線と同時に同じパ
ターンに加工されるのであるから、独自のフォト・リソ
グラフィ工程は不要であって、半導体装置に於けるデバ
イス・サイズの縮小にも有利である。
【0029】更にまた、水素収蔵層或いは水素不透過層
の何れであっても、金属であるから導電性が確保され、
配線の下地として残留する構造になっていても、配線コ
ンタクト抵抗への影響は小さい。
の何れであっても、金属であるから導電性が確保され、
配線の下地として残留する構造になっていても、配線コ
ンタクト抵抗への影響は小さい。
【0030】
【発明の実施の形態】図1は本発明に於ける一実施の形
態に依って製造された半導体装置を表す要部切断側面図
である。
態に依って製造された半導体装置を表す要部切断側面図
である。
【0031】図に於いて、11はSi基板、12はSi
O2 からなる素子分離絶縁層、13はSiO2 からなる
層間絶縁層、14はPt,Ir,IrOなどからなるキ
ャパシタ用下部電極、15はぺロブスカイト型酸化物強
誘電体からなるキャパシタ用誘電体層、16はPt,I
r,IrOなどからなるキャパシタ用上部電極、17は
SiO2 からなる層間絶縁層、18は局所配線層、19
はSiO2 からなる層間絶縁層、20は水素阻止用金属
層と積層されているAl,W,Ti,TiN,Cuなど
からなる配線、21はSiO2 からなる絶縁層をそれぞ
れ示している。
O2 からなる素子分離絶縁層、13はSiO2 からなる
層間絶縁層、14はPt,Ir,IrOなどからなるキ
ャパシタ用下部電極、15はぺロブスカイト型酸化物強
誘電体からなるキャパシタ用誘電体層、16はPt,I
r,IrOなどからなるキャパシタ用上部電極、17は
SiO2 からなる層間絶縁層、18は局所配線層、19
はSiO2 からなる層間絶縁層、20は水素阻止用金属
層と積層されているAl,W,Ti,TiN,Cuなど
からなる配線、21はSiO2 からなる絶縁層をそれぞ
れ示している。
【0032】図1の半導体装置に於いて、局所配線層1
8を下部電極14又は上部電極16とコンタクトさせた
領域から僅かに引き出し、その引き出した領域に配線2
0をコンタクトさせているが、このような手段を採った
場合、配線20とキャパシタ用誘電体層15とが離隔す
るので、キャパシタ用誘電体層15の劣化が少なくなる
利点がある。尚、局所配線18を形成する際にCVD法
を用いると水素が発生するので、スパッタリング法を用
いるようにし、従って、深いコンタクト用開口は埋める
ことは困難であるから、層間絶縁膜19は薄くなければ
ならない。
8を下部電極14又は上部電極16とコンタクトさせた
領域から僅かに引き出し、その引き出した領域に配線2
0をコンタクトさせているが、このような手段を採った
場合、配線20とキャパシタ用誘電体層15とが離隔す
るので、キャパシタ用誘電体層15の劣化が少なくなる
利点がある。尚、局所配線18を形成する際にCVD法
を用いると水素が発生するので、スパッタリング法を用
いるようにし、従って、深いコンタクト用開口は埋める
ことは困難であるから、層間絶縁膜19は薄くなければ
ならない。
【0033】水素阻止用金属層には、水素収蔵金属、或
いは、水素不透過金属の何れかを用いることになるが、
水素収蔵金属は、パラジウム、バナジウム、ニオブ、ニ
ッケル、クロム、マグネシウム、TiFeLaNi5 、
Ti2 Mn3 、VNb、TiCo、ZrMn2 、Mg2
Cu、Mg2 Ni、LaCo5 、Ti2 V8 、Ti2C
oFe、Ti2 CoMnなどから選択することができ、
また、水素不透過金属は、例えばAlを用いることがで
きる。
いは、水素不透過金属の何れかを用いることになるが、
水素収蔵金属は、パラジウム、バナジウム、ニオブ、ニ
ッケル、クロム、マグネシウム、TiFeLaNi5 、
Ti2 Mn3 、VNb、TiCo、ZrMn2 、Mg2
Cu、Mg2 Ni、LaCo5 、Ti2 V8 、Ti2C
oFe、Ti2 CoMnなどから選択することができ、
また、水素不透過金属は、例えばAlを用いることがで
きる。
【0034】配線金属としては、通常の通り、アルミニ
ウム、タングステン、窒化チタン、銅、金、銀、白金を
用いることができる。
ウム、タングステン、窒化チタン、銅、金、銀、白金を
用いることができる。
【0035】図2は本発明に於ける他の実施の形態に依
って製造された半導体装置を表す要部切断側面図であ
り、図1に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
って製造された半導体装置を表す要部切断側面図であ
り、図1に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
【0036】図2の半導体装置が図1の半導体装置と相
違するところは、キャパシタ用下部電極14を導電プラ
グ22を介して基板11に接続した点にある。
違するところは、キャパシタ用下部電極14を導電プラ
グ22を介して基板11に接続した点にある。
【0037】図3乃至図5は本発明に於ける実施の形態
1を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、ここでは、水素阻止用金属層及びその近傍
を主体として説明し、又、対象とする半導体装置では、
下地であるキャパシタの上部電極とコンタクトする水素
阻止用金属層、及び、水素阻止用金属膜とコンタクトす
る配線金属層は全て同一箇所、即ち、電極コンタクト・
ホールの部分でコンタクトしている。
1を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、ここでは、水素阻止用金属層及びその近傍
を主体として説明し、又、対象とする半導体装置では、
下地であるキャパシタの上部電極とコンタクトする水素
阻止用金属層、及び、水素阻止用金属膜とコンタクトす
る配線金属層は全て同一箇所、即ち、電極コンタクト・
ホールの部分でコンタクトしている。
【0038】図3(A)参照 3−(1)CVD法を適用することに依り、下地(例え
ばキャパシタ用上部電極が含まれる)31を覆う厚さが
例えば100〔nm〕〜500〔nm〕のSiO2 から
なる層間絶縁層32を形成する。
ばキャパシタ用上部電極が含まれる)31を覆う厚さが
例えば100〔nm〕〜500〔nm〕のSiO2 から
なる層間絶縁層32を形成する。
【0039】3−(2)リソグラフィ技術に於けるレジ
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、層間絶縁層32のエッチングを行なっ
て電極コンタクト・ホール32Aを形成する。
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、層間絶縁層32のエッチングを行なっ
て電極コンタクト・ホール32Aを形成する。
【0040】図3(B)参照 3−(3)スパッタリング法を適用することに依り、厚
さが例えば10〔nm〕〜20〔nm〕のTiからなる
密着金属層33を形成する。
さが例えば10〔nm〕〜20〔nm〕のTiからなる
密着金属層33を形成する。
【0041】3−(4)スパッタリング法を適用するこ
とに依り、電極コンタクト・ホール32Aの側壁及び底
に於ける厚さが30〔nm〕〜50〔nm〕以上になる
ようにパラジウムからなる水素阻止用金属層34を形成
する。
とに依り、電極コンタクト・ホール32Aの側壁及び底
に於ける厚さが30〔nm〕〜50〔nm〕以上になる
ようにパラジウムからなる水素阻止用金属層34を形成
する。
【0042】図4(A)参照 4−(1)スパッタリング法を適用することに依り、厚
さが例えば約50〔nm〕程度のアルミニウムからなる
下敷き金属層35を形成する。尚、下敷き金属層35の
材料としてアルミニウムを選択した理由は、次の工程で
CVD法に依ってアルミニウムからなる配線金属層を形
成することにあり、若し、配線金属層が例えばタングス
テンであれば、窒化チタンなどを用いることになる。
さが例えば約50〔nm〕程度のアルミニウムからなる
下敷き金属層35を形成する。尚、下敷き金属層35の
材料としてアルミニウムを選択した理由は、次の工程で
CVD法に依ってアルミニウムからなる配線金属層を形
成することにあり、若し、配線金属層が例えばタングス
テンであれば、窒化チタンなどを用いることになる。
【0043】4−(2)CVD法を適用することに依
り、厚さ例えば300〔nm〕〜1000〔nm〕のア
ルミニウムからなる配線金属層36を形成する。尚、配
線金属層36はアルミニウム以外の材料、例えば窒化チ
タン、タングステンなどを用いることができる。
り、厚さ例えば300〔nm〕〜1000〔nm〕のア
ルミニウムからなる配線金属層36を形成する。尚、配
線金属層36はアルミニウム以外の材料、例えば窒化チ
タン、タングステンなどを用いることができる。
【0044】図4(B)参照 4−(3)リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、配線金属層36及び下敷き金属
層35を配線パターンに加工する。
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、配線金属層36及び下敷き金属
層35を配線パターンに加工する。
【0045】図5参照 5−(1)リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、水素阻止用金属層34及び密着
金属層33を配線パターンに加工する。
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、水素阻止用金属層34及び密着
金属層33を配線パターンに加工する。
【0046】ここで、配線金属層36及び下敷き金属層
35のパターニングと水素阻止用金属層34及び密着層
33のパターニングと二回に分けて実施しているが、そ
の理由は、これ等パターニングの間に熱処理工程が介在
させることにあり、その熱処理工程に関しては、後に詳
細に説明する。
35のパターニングと水素阻止用金属層34及び密着層
33のパターニングと二回に分けて実施しているが、そ
の理由は、これ等パターニングの間に熱処理工程が介在
させることにあり、その熱処理工程に関しては、後に詳
細に説明する。
【0047】図6及び図7は本発明に於ける実施の形態
2を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、図3乃至図5に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとし、ま
た、実施の形態2に於いて、配線金属層36を形成する
までの工程は実施の形態1と変わりないので、次の段階
から説明する。
2を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ説
明する。尚、図3乃至図5に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとし、ま
た、実施の形態2に於いて、配線金属層36を形成する
までの工程は実施の形態1と変わりないので、次の段階
から説明する。
【0048】図6(A)参照 6−(1)化学機械研磨(chemical mech
anical polishing:CMP)法を適用
することに依り、配線金属層36並びに下敷き金属層3
5のうち、電極コンタクト・ホール内に在るもの以外を
除去する。尚、この場合、CMP法の他にエッチ・バッ
ク法を適用することもできる。
anical polishing:CMP)法を適用
することに依り、配線金属層36並びに下敷き金属層3
5のうち、電極コンタクト・ホール内に在るもの以外を
除去する。尚、この場合、CMP法の他にエッチ・バッ
ク法を適用することもできる。
【0049】図6(B)参照 6−(2)CMP法を適用することに依り、水素阻止用
金属層34並びに密着層33のうち、電極コンタクト・
ホール内に在るもの以外を除去する。
金属層34並びに密着層33のうち、電極コンタクト・
ホール内に在るもの以外を除去する。
【0050】ここで、配線金属層36、下敷き金属層3
5、水素阻止用金属層34、密着層33の除去を二回に
分けて行なう理由は実施の形態1と同じである。
5、水素阻止用金属層34、密着層33の除去を二回に
分けて行なう理由は実施の形態1と同じである。
【0051】図7(A)参照 7−(1)スパッタリング法を適用することに依り、厚
さが例えば300〔nm〕〜1000〔nm〕であるA
l,Ti,TiN,Cu,Wなどからなる配線金属層3
7を形成する。
さが例えば300〔nm〕〜1000〔nm〕であるA
l,Ti,TiN,Cu,Wなどからなる配線金属層3
7を形成する。
【0052】図7(B)参照 7−(2)リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、配線金属層37を配線パターン
に加工する。
ス、及び、エッチング・ガスをCl2 ,BCl3 ,HB
rなどから選択されたガスとするドライ・エッチング法
を適用することに依り、配線金属層37を配線パターン
に加工する。
【0053】図8乃至図10は本発明に於ける実施の形
態3を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、図3乃至図7に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、ま
た、ここで説明する実施の形態3は、ダマシン法の配線
形成を対象にしている。
態3を説明する為の工程要所に於ける半導体装置を表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、図3乃至図7に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、ま
た、ここで説明する実施の形態3は、ダマシン法の配線
形成を対象にしている。
【0054】図8(A)参照 8−(1)CVD法を適用することに依り、下地(例え
ばキャパシタ用上部電極が含まれる)31を覆う厚さが
例えば400〔nm〕〜1500〔nm〕程度のSiO
2 からなる層間絶縁層32を形成する。
ばキャパシタ用上部電極が含まれる)31を覆う厚さが
例えば400〔nm〕〜1500〔nm〕程度のSiO
2 からなる層間絶縁層32を形成する。
【0055】8−(2)リソグラフィ技術に於けるレジ
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、層間絶縁層32のエッチングを行なっ
て電極コンタクト・ホール32Aを形成する。
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、層間絶縁層32のエッチングを行なっ
て電極コンタクト・ホール32Aを形成する。
【0056】8−(3)リソグラフィ技術に於けるレジ
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、再び層間絶縁層32のエッチングを行
なって電極コンタクト・ホール32Aに連なる配線埋め
込み用溝32Bを形成する。
スト・プロセス、及び、エッチング・ガスをCF4 系或
いはCHF3 系ガスとするドライ・エッチング法を適用
することに依り、再び層間絶縁層32のエッチングを行
なって電極コンタクト・ホール32Aに連なる配線埋め
込み用溝32Bを形成する。
【0057】図8(B)参照 8−(3)スパッタリング法を適用することに依り、厚
さが例えば10〔nm〕〜20〔nm〕のチタンからな
る密着層33を形成する。
さが例えば10〔nm〕〜20〔nm〕のチタンからな
る密着層33を形成する。
【0058】8−(4)スパッタリング法を適用するこ
とに依り、電極コンタクト・ホール32Aの側壁及び底
に於ける厚さが30〔nm〕〜50〔nm〕以上になる
ようにパラジウムからなる水素阻止用金属層34を形成
する。
とに依り、電極コンタクト・ホール32Aの側壁及び底
に於ける厚さが30〔nm〕〜50〔nm〕以上になる
ようにパラジウムからなる水素阻止用金属層34を形成
する。
【0059】図9(A)参照 9−(1)スパッタリング法を適用することに依り、厚
さが例えば50〔nm〕程度のアルミニウムからなる下
敷き金属層35を形成する。
さが例えば50〔nm〕程度のアルミニウムからなる下
敷き金属層35を形成する。
【0060】9−(2)CVD法を適用することに依
り、厚さ例えば300〔nm〕〜1000〔nm〕のア
ルミニウムからなる配線金属層36を形成する。尚、配
線金属層36はアルミニウム以外の材料、例えば窒化チ
タン、タングステンなどを用いることができる。
り、厚さ例えば300〔nm〕〜1000〔nm〕のア
ルミニウムからなる配線金属層36を形成する。尚、配
線金属層36はアルミニウム以外の材料、例えば窒化チ
タン、タングステンなどを用いることができる。
【0061】図9(B)参照 9−(3)CMP法を適用することに依り、配線金属層
36並びに下敷き金属層35のうち、電極コンタクト・
ホール内及び配線埋め込み用溝内に在るもの以外を除去
する。尚、この場合にも、実施の形態2と同様、CMP
法の他にエッチ・バック法を適用することができる。
36並びに下敷き金属層35のうち、電極コンタクト・
ホール内及び配線埋め込み用溝内に在るもの以外を除去
する。尚、この場合にも、実施の形態2と同様、CMP
法の他にエッチ・バック法を適用することができる。
【0062】図10参照 10−(1)CMP法を適用することに依り、水素阻止
用金属層34及び密着層33のうち、電極コンタクト・
ホール内及び配線埋め込み用溝内に在るもの以外を除去
する。
用金属層34及び密着層33のうち、電極コンタクト・
ホール内及び配線埋め込み用溝内に在るもの以外を除去
する。
【0063】CMPを二回に分けて実施した理由は、実
施の形態1及び2と同じである。
施の形態1及び2と同じである。
【0064】前記何れの実施の形態に於いても、CVD
法を適用して配線金属層を形成する段階では、ウエハ表
面は全面に亙り、水素収蔵金属或いは水素不透過金属な
どからなる水素阻止用金属層で覆われていることが明ら
かであり、この手段を採ることだけでも、ぺロブスカイ
ト型酸化物強誘電体からなるキャパシタ用誘電体層をも
つキャパシタの劣化を抑止する面で大きな改善である。
法を適用して配線金属層を形成する段階では、ウエハ表
面は全面に亙り、水素収蔵金属或いは水素不透過金属な
どからなる水素阻止用金属層で覆われていることが明ら
かであり、この手段を採ることだけでも、ぺロブスカイ
ト型酸化物強誘電体からなるキャパシタ用誘電体層をも
つキャパシタの劣化を抑止する面で大きな改善である。
【0065】さて、CVD法に依って形成した配線金属
層中には、水素が取り込まれているので、その水素を除
去しておくことは、キャパシタ劣化を抑止する上で極め
て有益であり、その為には加熱することが有効である
が、その加熱を実施する時期については、生産性の面か
らすれば、図4の(A)、或いは、図9の(A)に見ら
れるように、水素阻止用金属層及びCVD法で形成した
配線金属層が全面を覆っている時点で実施すると効率が
良い。
層中には、水素が取り込まれているので、その水素を除
去しておくことは、キャパシタ劣化を抑止する上で極め
て有益であり、その為には加熱することが有効である
が、その加熱を実施する時期については、生産性の面か
らすれば、図4の(A)、或いは、図9の(A)に見ら
れるように、水素阻止用金属層及びCVD法で形成した
配線金属層が全面を覆っている時点で実施すると効率が
良い。
【0066】然しながら、キャパシタの劣化を有効に抑
止する面からすれば、図4(B)、図6(A)、図9
(B)に見られるように、全面が水素阻止用金属層で覆
われているが、CVD法で形成した配線金属層は配線パ
ターンに加工され、少ない体積になっている状態で実施
する方が好結果が得られる。
止する面からすれば、図4(B)、図6(A)、図9
(B)に見られるように、全面が水素阻止用金属層で覆
われているが、CVD法で形成した配線金属層は配線パ
ターンに加工され、少ない体積になっている状態で実施
する方が好結果が得られる。
【0067】これは、配線金属の体積に対して水素阻止
用金属の体積が多ければ、水素阻止用金属層を透過して
キャパシタに到達する水素の量を少なくすることができ
るからである。
用金属の体積が多ければ、水素阻止用金属層を透過して
キャパシタに到達する水素の量を少なくすることができ
るからである。
【0068】配線金属層中の水素を排除する加熱は、1
×10-6〔Torr〕以下の高真空中で実施するので、
排気系には、ターボ分子ポンプなど水素を排除すること
が可能な真空ポンプを用いる必要があり、加熱温度は4
00〔℃〕〜500〔℃〕、加熱時間は5〔分〕〜60
〔分〕の範囲で選択するものであり、この選択は、配線
金属の材料に依存し、当然のことながら、高温を適用す
るほど処理時間を短くすることが必要である。尚、この
熱処理が終わった後は、配線を完成させてからカバー膜
を形成することになる。
×10-6〔Torr〕以下の高真空中で実施するので、
排気系には、ターボ分子ポンプなど水素を排除すること
が可能な真空ポンプを用いる必要があり、加熱温度は4
00〔℃〕〜500〔℃〕、加熱時間は5〔分〕〜60
〔分〕の範囲で選択するものであり、この選択は、配線
金属の材料に依存し、当然のことながら、高温を適用す
るほど処理時間を短くすることが必要である。尚、この
熱処理が終わった後は、配線を完成させてからカバー膜
を形成することになる。
【0069】前記何れの実施の形態に依っても、ぺロブ
スカイト型酸化物強誘電体からなるキャパシタ用誘電体
層をもつキャパシタの水素に依る劣化を有効に抑止する
ことができるのであるが、配線金属層の体積に比較して
水素阻止用金属層の体積が少ない場合、或いは、加熱工
程に於ける温度が高い場合には、水素が水素阻止用金属
層を透過してぺロブスカイト型酸化物強誘電体の酸素を
脱離させ、キャパシタの劣化を生じる場合がある。
スカイト型酸化物強誘電体からなるキャパシタ用誘電体
層をもつキャパシタの水素に依る劣化を有効に抑止する
ことができるのであるが、配線金属層の体積に比較して
水素阻止用金属層の体積が少ない場合、或いは、加熱工
程に於ける温度が高い場合には、水素が水素阻止用金属
層を透過してぺロブスカイト型酸化物強誘電体の酸素を
脱離させ、キャパシタの劣化を生じる場合がある。
【0070】そのような問題を回避するには、ぺロブス
カイト型酸化物強誘電体から脱離する酸素を補給するよ
うにしてキャパシタの特性劣化を抑止しなければならな
い。
カイト型酸化物強誘電体から脱離する酸素を補給するよ
うにしてキャパシタの特性劣化を抑止しなければならな
い。
【0071】図11及び図12は本発明に於ける実施の
形態4を説明する為の工程要所に於ける半導体装置を表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、図1及び図2に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。
形態4を説明する為の工程要所に於ける半導体装置を表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、図1及び図2に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。
【0072】実施の形態4が対象とする半導体装置の基
本的構成は、図1に見られる半導体装置と全く同じであ
るから、工程当初から絶縁層21を形成するまでの工程
の説明は省略し、次の段階から説明する。
本的構成は、図1に見られる半導体装置と全く同じであ
るから、工程当初から絶縁層21を形成するまでの工程
の説明は省略し、次の段階から説明する。
【0073】図11参照 11−(1)CVD法及びリソグラフィ技術に依って水
素阻止用金属層を含む配線20を形成し、次いで、CV
D法に依って絶縁膜21を形成した後、リソグラフィ技
術に於けるレジスト・プロセス、及び、エッチング・ガ
スをCF4 系ガス、或いは、CHF3 系ガスとするドラ
イ・エッチング法を適用することに依り、絶縁層21の
表面からぺロブスカイト型酸化物強誘電体からなるキャ
パシタ用誘電体層15に達する酸素供給ホール21Aを
形成する。
素阻止用金属層を含む配線20を形成し、次いで、CV
D法に依って絶縁膜21を形成した後、リソグラフィ技
術に於けるレジスト・プロセス、及び、エッチング・ガ
スをCF4 系ガス、或いは、CHF3 系ガスとするドラ
イ・エッチング法を適用することに依り、絶縁層21の
表面からぺロブスカイト型酸化物強誘電体からなるキャ
パシタ用誘電体層15に達する酸素供給ホール21Aを
形成する。
【0074】11−(2)酸素雰囲気中に於いて、温度
450〔℃〕〜600〔℃〕とし、所要時間の熱処理を
行なう。
450〔℃〕〜600〔℃〕とし、所要時間の熱処理を
行なう。
【0075】熱処理温度並びに熱処理時間は、配線金属
の如何に依って最適化することが必要であり、例えば配
線金属がAlであれば、信頼性の面から希求されるとこ
ろからは、温度は450〔℃〕程度、時間は30〔分〕
程度であり、また、配線金属がWであれば、温度を65
0〔℃〕とし、より短時間の熱処理が必要となる。
の如何に依って最適化することが必要であり、例えば配
線金属がAlであれば、信頼性の面から希求されるとこ
ろからは、温度は450〔℃〕程度、時間は30〔分〕
程度であり、また、配線金属がWであれば、温度を65
0〔℃〕とし、より短時間の熱処理が必要となる。
【0076】図12参照 12−(1)酸素供給ホール21A内も含めた全面にカ
バー膜22を形成し、露出されていたキャパシタ用誘電
体層15を覆う。
バー膜22を形成し、露出されていたキャパシタ用誘電
体層15を覆う。
【0077】ところで、カバー膜22は、シラン系のガ
スに比較して水素の発生が少ないテトラエチル・オキシ
シリケート(Si(OC2 H5 )4 :TEOS)系ガス
を用いてSiO2 膜を形成してから、アルミニウムやチ
タンなどの金属酸化物からなる水素不透過層を形成し、
その後、シラン系或いはTEOS系のガスを用いてSi
N膜を堆積して完成する。
スに比較して水素の発生が少ないテトラエチル・オキシ
シリケート(Si(OC2 H5 )4 :TEOS)系ガス
を用いてSiO2 膜を形成してから、アルミニウムやチ
タンなどの金属酸化物からなる水素不透過層を形成し、
その後、シラン系或いはTEOS系のガスを用いてSi
N膜を堆積して完成する。
【0078】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、ぺロブスカイト型酸化物強誘電体からなるキャ
パシタ用誘電体層をもつキャパシタを有する半導体装置
に於ける配線形成工程に於いて、絶縁層に電極コンタク
ト・ホールを形成してから全面に水素収蔵金属或いは水
素不透過金属からなる水素阻止用金属層を形成し、CV
D法を適用して前記水素阻止用金属層上に配線金属層を
形成し、少なくとも水素阻止用金属層で全面が覆われて
いる状態で水素を排除する為の真空加熱処理を行なう。
いては、ぺロブスカイト型酸化物強誘電体からなるキャ
パシタ用誘電体層をもつキャパシタを有する半導体装置
に於ける配線形成工程に於いて、絶縁層に電極コンタク
ト・ホールを形成してから全面に水素収蔵金属或いは水
素不透過金属からなる水素阻止用金属層を形成し、CV
D法を適用して前記水素阻止用金属層上に配線金属層を
形成し、少なくとも水素阻止用金属層で全面が覆われて
いる状態で水素を排除する為の真空加熱処理を行なう。
【0079】前記構成を採ることに依り、CVD法に依
って配線金属層を成膜する時点で、ウエハ表面は全面に
亙って水素収蔵金属層或いは水素不透過金属層で覆われ
ているので、キャパシタの側面から、或いは、配線金属
層の成膜中にコンタクト・ホールから水素が侵入するこ
とは略完全に阻止され、キャパシタが劣化することはな
い。
って配線金属層を成膜する時点で、ウエハ表面は全面に
亙って水素収蔵金属層或いは水素不透過金属層で覆われ
ているので、キャパシタの側面から、或いは、配線金属
層の成膜中にコンタクト・ホールから水素が侵入するこ
とは略完全に阻止され、キャパシタが劣化することはな
い。
【0080】また、前記水素収蔵金属層或いは水素不透
過金属層は、配線形成工程に於いて配線と同時に同じパ
ターンに加工されるのであるから、独自のフォト・リソ
グラフィ工程は不要であって、半導体装置に於けるデバ
イス・サイズの縮小にも有利である。
過金属層は、配線形成工程に於いて配線と同時に同じパ
ターンに加工されるのであるから、独自のフォト・リソ
グラフィ工程は不要であって、半導体装置に於けるデバ
イス・サイズの縮小にも有利である。
【0081】更にまた、水素収蔵層或いは水素不透過層
の何れであっても、金属であるから導電性が確保され、
配線の下地として残留する構造になっていても、配線コ
ンタクト抵抗への影響は小さい。
の何れであっても、金属であるから導電性が確保され、
配線の下地として残留する構造になっていても、配線コ
ンタクト抵抗への影響は小さい。
【図1】本発明に於ける一実施の形態に依って製造され
た半導体装置を表す要部切断側面図である。
た半導体装置を表す要部切断側面図である。
【図2】本発明に於ける他の実施の形態に依って製造さ
れた半導体装置を表す要部切断側面図である。
れた半導体装置を表す要部切断側面図である。
【図3】本発明に於ける実施の形態1を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図4】本発明に於ける実施の形態1を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図5】本発明に於ける実施の形態1を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図6】本発明に於ける実施の形態2を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図7】本発明に於ける実施の形態2を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図8】本発明に於ける実施の形態3を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図9】本発明に於ける実施の形態3を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図10】本発明に於ける実施の形態3を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図11】本発明に於ける実施の形態4を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図12】本発明に於ける実施の形態4を説明する為の
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
工程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図13】ぺロブスカイト型酸化物強誘電体層を用いた
キャパシタをもつ半導体装置を表す要部切断側面図であ
る。
キャパシタをもつ半導体装置を表す要部切断側面図であ
る。
【図14】高アスペクト比の電極コンタクト・ホールを
もつ半導体装置を表す要部切断側面図である。
もつ半導体装置を表す要部切断側面図である。
11 基板 12 素子分離絶縁層 13 層間絶縁層 14 キャパシタ用下部電極 15 キャパシタ用誘電体層 16 キャパシタ用上部電極 17 層間絶縁層 18 局所配線層 19 層間絶縁層 20 配線 21 絶縁層 22 導電プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/8247 29/788 29/792
Claims (5)
- 【請求項1】ぺロブスカイト型酸化物強誘電体からなる
キャパシタ用誘電体層をもつキャパシタを有する半導体
装置の配線形成工程に於いて、 絶縁層に電極コンタクト・ホールを形成してから全面に
水素収蔵金属或いは水素不透過金属からなる水素阻止用
金属層を形成する工程と、 CVD法を適用して前記水素阻止用金属層上に配線金属
層を形成する工程と、 少なくとも水素阻止用金属層で全面が覆われている状態
で水素を排除する為の真空加熱処理を行なう工程とが含
まれてなることを特徴とする半導体装置の製造方法。 - 【請求項2】水素を排除する為の真空加熱処理を行なっ
た後に水素阻止用金属層を配線パターンに加工する工程
が含まれてなることを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項3】水素を排除する為の真空加熱処理を行なっ
た後に電極コンタクト・ホール内に在るもの以外の水素
阻止用金属層及び配線金属層などを除去してから再び配
線金属層を形成して配線パターンに加工する工程が含ま
れてなることを特徴とする請求項1記載の半導体装置の
製造方法。 - 【請求項4】ぺロブスカイト型酸化物強誘電体からなる
キャパシタ用誘電体層をもつキャパシタを有する半導体
装置に於ける配線形成工程に於いて、 絶縁層に電極コンタクト・ホール及び電極コンタクト・
ホールに連なる配線埋め込み用溝を形成してから全面に
水素収蔵金属或いは水素不透過金属からなる水素阻止用
金属層を形成する工程と、 CVD法を適用して前記水素阻止用金属層上に配線金属
層を形成する工程と、 少なくとも水素阻止用金属層で全面が覆われている状態
で水素を排除する為の真空加熱処理を行なう工程と、 電極コンタクト・ホール内及び電極コンタクト・ホール
に連なる配線埋め込み用溝内に在るもの以外の水素阻止
用金属層及び配線金属層などを除去してダマシン法配線
を形成する工程が含まれてなることを特徴とする半導体
装置の製造方法。 - 【請求項5】配線金属層が配線パターンに加工されて全
面が絶縁膜で覆われた後に絶縁膜の表面からぺロブスカ
イト型酸化物強誘電体からなるキャパシタ用誘電体層に
達する酸素供給ホールを形成して酸素雰囲気中に於いて
熱処理を行なう工程が含まれてなることを特徴とする請
求項1乃至4の何れか1記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9236715A JPH1187633A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9236715A JPH1187633A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187633A true JPH1187633A (ja) | 1999-03-30 |
Family
ID=17004708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9236715A Withdrawn JPH1187633A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187633A (ja) |
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1997
- 1997-09-02 JP JP9236715A patent/JPH1187633A/ja not_active Withdrawn
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