JPH1187643A - 半導体の障壁層の製造方法及び障壁層を備えた半導体素子 - Google Patents
半導体の障壁層の製造方法及び障壁層を備えた半導体素子Info
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- JPH1187643A JPH1187643A JP10196555A JP19655598A JPH1187643A JP H1187643 A JPH1187643 A JP H1187643A JP 10196555 A JP10196555 A JP 10196555A JP 19655598 A JP19655598 A JP 19655598A JP H1187643 A JPH1187643 A JP H1187643A
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Abstract
(57)【要約】
【課題】簡単にして信頼性の高い方法により接点プラグ
上に障壁層を生成する。 【解決手段】接点プラグ（１６）の酸化を回避すべく半
導体（１０）の接点プラグ（１６）上に障壁層（２８；
３０ａ）を配置する。予構造化金属遷移材料（３０）と
少なくとも１つの反応対象（３２）との化学反応によっ
て障壁層（２８；３０ａ）を生成する。
上に障壁層を生成する。 【解決手段】接点プラグ（１６）の酸化を回避すべく半
導体（１０）の接点プラグ（１６）上に障壁層（２８；
３０ａ）を配置する。予構造化金属遷移材料（３０）と
少なくとも１つの反応対象（３２）との化学反応によっ
て障壁層（２８；３０ａ）を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体に配置され
少なくともほぼ半導体の主要面にまで達する接点プラグ
上での障壁層の製造方法並びにそのような障壁層を備え
た半導体素子に関する。
少なくともほぼ半導体の主要面にまで達する接点プラグ
上での障壁層の製造方法並びにそのような障壁層を備え
た半導体素子に関する。
【０００２】
【従来の技術】半導体メモリ装置は、それぞれ１つの選
択トランジスタとこのトランジスタに接続された１つの
メモリキャパシタとを有する多数のメモリセルから成っ
ている。集積回路の小型化が進行する上での基本的問題
は、これらのメモリキャパシタの集積化である。容量
は、メモリキャパシタの横断面に比例し、したがってそ
れらによって覆われた基板表面積に比例するので、メモ
リキャパシタは、例えばトランジスタと同じ方法で小型
化することはできない。
択トランジスタとこのトランジスタに接続された１つの
メモリキャパシタとを有する多数のメモリセルから成っ
ている。集積回路の小型化が進行する上での基本的問題
は、これらのメモリキャパシタの集積化である。容量
は、メモリキャパシタの横断面に比例し、したがってそ
れらによって覆われた基板表面積に比例するので、メモ
リキャパシタは、例えばトランジスタと同じ方法で小型
化することはできない。
【０００３】この問題を解決する手がかりは、メモリキ
ャパシタの誘電体としてもはや阻止動作のＰＮ遷移又は
ＭＩＳもしくはＭＯＳ技術で常に存在する絶縁層（二酸
化ケイ素及び窒化ケイ素、あるいは少なくともそのいず
れか一方）を使用することではなくて、高誘電率を有す
る材料から成る誘電層を的確に半導体基板上へ被覆する
ことである。
ャパシタの誘電体としてもはや阻止動作のＰＮ遷移又は
ＭＩＳもしくはＭＯＳ技術で常に存在する絶縁層（二酸
化ケイ素及び窒化ケイ素、あるいは少なくともそのいず
れか一方）を使用することではなくて、高誘電率を有す
る材料から成る誘電層を的確に半導体基板上へ被覆する
ことである。
【０００４】高誘電率を有する材料は、次の表に従って
２つの異なる群に分類される。
２つの異なる群に分類される。
【０００５】
【表１】 ＦＲＡＭは、ＤＲＡＭをさらに進展させたものである。
プレート間の誘電性材料もしくは常誘電性材料を強誘電
体と取り替えることによって、情報は分極として記憶さ
れるとともに電源遮断後に保持されたままであることが
達成される。原理構成（選択トランジスタ、スタックキ
ャパシタ等）は、ＤＲＡＭ及びＦＲＡＭにおいて同じで
あって、同様に集積上の問題が多い。従って、例えばＳ
ｉ3 Ｎ4を、６００までのεを有するＢＳＴと交換する
ことは好適である。
プレート間の誘電性材料もしくは常誘電性材料を強誘電
体と取り替えることによって、情報は分極として記憶さ
れるとともに電源遮断後に保持されたままであることが
達成される。原理構成（選択トランジスタ、スタックキ
ャパシタ等）は、ＤＲＡＭ及びＦＲＡＭにおいて同じで
あって、同様に集積上の問題が多い。従って、例えばＳ
ｉ3 Ｎ4を、６００までのεを有するＢＳＴと交換する
ことは好適である。
【０００６】
【発明が解決しようとする課題】しかしながら、酸化セ
ラミックを処理する場合には、問題が生ずる。その理由
としては、層材料は、一般的に酸素Ｏ2 を含む雰囲気内
で析出される点が挙げられる結果として、誘電体に境界
を接する電極材料が酸化する。これによって電極材料の
導電性が損なわれ、ひいては回路全体の信頼性が阻害さ
れる。特に、半導体の接点プラグが損なわれる。この問
題は、メモリキャパシタがいわゆる積重ね原理で形成さ
れる場合にも生ずる。その場合には、例えば白金からな
っていてもよい下側電極が、接点プラグと直接接触して
いる。例えば同様に白金からなる上側電極は、いわゆる
共通プレートとして形成される。
ラミックを処理する場合には、問題が生ずる。その理由
としては、層材料は、一般的に酸素Ｏ2 を含む雰囲気内
で析出される点が挙げられる結果として、誘電体に境界
を接する電極材料が酸化する。これによって電極材料の
導電性が損なわれ、ひいては回路全体の信頼性が阻害さ
れる。特に、半導体の接点プラグが損なわれる。この問
題は、メモリキャパシタがいわゆる積重ね原理で形成さ
れる場合にも生ずる。その場合には、例えば白金からな
っていてもよい下側電極が、接点プラグと直接接触して
いる。例えば同様に白金からなる上側電極は、いわゆる
共通プレートとして形成される。
【０００７】図６は、そのような半導体素子のための半
導体を部分的に断面で示している。半導体は参照符号１
０で表され、接点プラグは参照符号１６で表されてい
る。接点プラグ１６間には、酸化層が、例えばＴＥＯＳ
が配置されている。さらに半導体１０には、部分的に接
点プラグ１６及びビット線１８の接触するドーピング垂
下部１４が埋め込まれている。２つの垂下部１４間に
は、それぞれ酸化層１２に埋め込まれてワード線１７が
配置されている。半導体１０の上側主要面には、メモリ
キャパシタを形成するために両電極層が、その間に誘電
体層２２を挟んで配置されている。上側電極層は参照符
号２６で表され、構造化された下側電極層は参照符号２
４で表されている。下側電極２４の工程（堆積、構造化
等）後に、誘電性材料は堆積される。これは、例えば物
理的堆積プロセス、例えばスパッタによって行われる。
導体を部分的に断面で示している。半導体は参照符号１
０で表され、接点プラグは参照符号１６で表されてい
る。接点プラグ１６間には、酸化層が、例えばＴＥＯＳ
が配置されている。さらに半導体１０には、部分的に接
点プラグ１６及びビット線１８の接触するドーピング垂
下部１４が埋め込まれている。２つの垂下部１４間に
は、それぞれ酸化層１２に埋め込まれてワード線１７が
配置されている。半導体１０の上側主要面には、メモリ
キャパシタを形成するために両電極層が、その間に誘電
体層２２を挟んで配置されている。上側電極層は参照符
号２６で表され、構造化された下側電極層は参照符号２
４で表されている。下側電極２４の工程（堆積、構造化
等）後に、誘電性材料は堆積される。これは、例えば物
理的堆積プロセス、例えばスパッタによって行われる。
【０００８】しかしながら、好適な方法ではこのために
化学的気相蒸着法が使用される（ＣＶＤ）。一般的に、
誘電体の堆積時には酸素が存在する。しかし、こうして
得られた材料は一般的にまだ最適な電気特性を有してい
ない。最適な電気特性は、Ｏ2 中において高温で熱処理
される場合に初めて得られる。例えば、ＢＳＴでは６５
０℃、ＳＢＴでは７００〜８００℃である。引き続いて
上側電極２６が堆積される。
化学的気相蒸着法が使用される（ＣＶＤ）。一般的に、
誘電体の堆積時には酸素が存在する。しかし、こうして
得られた材料は一般的にまだ最適な電気特性を有してい
ない。最適な電気特性は、Ｏ2 中において高温で熱処理
される場合に初めて得られる。例えば、ＢＳＴでは６５
０℃、ＳＢＴでは７００〜８００℃である。引き続いて
上側電極２６が堆積される。
【０００９】電気特性をさらに最適化するためには、一
般的に上記温度でＯ2 中において、さらに熱処理ステッ
プが行われる。その際に、構造化された下側電極２４を
通っての酸素の拡散によって特別な問題が生ずる。これ
は、欠点として接点プラグ材料の酸化を引き起こし、そ
の結果、接点プラグ１６と下側電極２４との間の障壁層
の遮断に至ることがある。それによって導電性すなわち
半導体に配置された回路全体の信頼性は、著しく損なわ
れる。これを避けるために、障壁層は、接点プラグと下
側電極との間にはさみこまねばならない。そのような障
壁層２８の中間接合は、図７において概略的に示されて
いる。
般的に上記温度でＯ2 中において、さらに熱処理ステッ
プが行われる。その際に、構造化された下側電極２４を
通っての酸素の拡散によって特別な問題が生ずる。これ
は、欠点として接点プラグ材料の酸化を引き起こし、そ
の結果、接点プラグ１６と下側電極２４との間の障壁層
の遮断に至ることがある。それによって導電性すなわち
半導体に配置された回路全体の信頼性は、著しく損なわ
れる。これを避けるために、障壁層は、接点プラグと下
側電極との間にはさみこまねばならない。そのような障
壁層２８の中間接合は、図７において概略的に示されて
いる。
【００１０】上記スタックキャパシタの製造時には、下
側電極２４もまた障壁層２８も構造化されなければなら
ない。障壁材料の特殊安定性に基づいて、これらの構造
化工程では大きな問題の生ずることがある。したがって
従来、これらの障壁層は、殆どの場合にスパッタ工程で
堆積され、次に引き続いて例えば物理的エッチングによ
って分離構造化された。
側電極２４もまた障壁層２８も構造化されなければなら
ない。障壁材料の特殊安定性に基づいて、これらの構造
化工程では大きな問題の生ずることがある。したがって
従来、これらの障壁層は、殆どの場合にスパッタ工程で
堆積され、次に引き続いて例えば物理的エッチングによ
って分離構造化された。
【００１１】したがって、本発明の目的は、接点プラグ
上に障壁層を生成するために、簡単にして信頼性のある
方法を提供することである。さらに本発明の目的は、そ
のような障壁層を備えた半導体素子を提供することであ
る。
上に障壁層を生成するために、簡単にして信頼性のある
方法を提供することである。さらに本発明の目的は、そ
のような障壁層を備えた半導体素子を提供することであ
る。
【００１２】
【課題を解決するための手段】上記した目的を達成する
ために、請求項１に記載の発明は、半導体に配置され、
かつ少なくともほぼ半導体の主要面にまで達する接点プ
ラグ上での障壁層の製造方法において、障壁層が予構造
化された金属遷移材料と少なくとも１つの反応対象との
化学反応によって形成される。
ために、請求項１に記載の発明は、半導体に配置され、
かつ少なくともほぼ半導体の主要面にまで達する接点プ
ラグ上での障壁層の製造方法において、障壁層が予構造
化された金属遷移材料と少なくとも１つの反応対象との
化学反応によって形成される。
【００１３】請求項２に記載の発明は、予構造化された
金属遷移材料が、少なくとも１つの反応対象からなる活
性化学的雰囲気中で熱処理される。請求項３に記載の記
載の発明は、金属遷移材料の予構造化が半導体上への金
属遷移材料の堆積及び堆積されたこの遷移材料の引続く
構造化によって行われる。
金属遷移材料が、少なくとも１つの反応対象からなる活
性化学的雰囲気中で熱処理される。請求項３に記載の記
載の発明は、金属遷移材料の予構造化が半導体上への金
属遷移材料の堆積及び堆積されたこの遷移材料の引続く
構造化によって行われる。
【００１４】請求項４に記載の発明は、金属遷移材料の
構造化が化学物理的気相エッチングによって、すなわち
ドライエッチング工程によって行われる。請求項５に記
載の発明は、金属遷移材料の予構造化が選択的ＣＶＤプ
ロセスを用いて実行され、その際に金属遷移材料が、局
部的に限定されて半導体の接点プラグ上に堆積される。
構造化が化学物理的気相エッチングによって、すなわち
ドライエッチング工程によって行われる。請求項５に記
載の発明は、金属遷移材料の予構造化が選択的ＣＶＤプ
ロセスを用いて実行され、その際に金属遷移材料が、局
部的に限定されて半導体の接点プラグ上に堆積される。
【００１５】請求項６に記載の発明は、反応対象として
非金属炭化水素が使用される。請求項７に記載の発明
は、障壁層が酸素障壁を形成するために、金属遷移材料
を温度約４００°〜７００℃のアンモニア中で熱処理す
ることによって窒化物遷移金属層として形成される。
非金属炭化水素が使用される。請求項７に記載の発明
は、障壁層が酸素障壁を形成するために、金属遷移材料
を温度約４００°〜７００℃のアンモニア中で熱処理す
ることによって窒化物遷移金属層として形成される。
【００１６】請求項８に記載の発明は、炭化物障壁層が
金属遷移材料とのアルカンの反応によって障壁層として
形成される。請求項９に記載の発明は、炭化物障壁層
が、約１０００℃までの温度でメタンによるタングステ
ンＷの熱処理によって形成される。
金属遷移材料とのアルカンの反応によって障壁層として
形成される。請求項９に記載の発明は、炭化物障壁層
が、約１０００℃までの温度でメタンによるタングステ
ンＷの熱処理によって形成される。
【００１７】請求項１０に記載の発明は、熱処理工程が
約３０分間継続する。請求項１１に記載の発明は、金属
遷移材料をホスファンと反応させることによって、リン
化物障壁層が障壁層として形成される。
約３０分間継続する。請求項１１に記載の発明は、金属
遷移材料をホスファンと反応させることによって、リン
化物障壁層が障壁層として形成される。
【００１８】請求項１２に記載の発明は、金属遷移材料
とのＢ2 Ｈ6 の反応によって、遷移金属ホウ化物が障壁
層として形成される。請求項１３に記載の発明は、接点
プラグの上端部が半導体の主要面の下側で終わるととも
に、半導体の主要面の方向で障壁層が堆積されている。
とのＢ2 Ｈ6 の反応によって、遷移金属ホウ化物が障壁
層として形成される。請求項１３に記載の発明は、接点
プラグの上端部が半導体の主要面の下側で終わるととも
に、半導体の主要面の方向で障壁層が堆積されている。
【００１９】請求項１４に記載の発明は、半導体の上又
は内への金属遷移材料の堆積後に金属遷移材料が部分的
にのみ障壁層へと変換される。請求項１５に記載の発明
は、 接点プラグが金属遷移材料からなることと、半導
体が熱処理ステップを受けて、主要面に対して向けられ
た接点プラグの上側領域が障壁層へと変換される。
は内への金属遷移材料の堆積後に金属遷移材料が部分的
にのみ障壁層へと変換される。請求項１５に記載の発明
は、 接点プラグが金属遷移材料からなることと、半導
体が熱処理ステップを受けて、主要面に対して向けられ
た接点プラグの上側領域が障壁層へと変換される。
【００２０】請求項１６に記載の発明は、メモリキャパ
シタの形成時に誘電層が障壁層と直接的に接触し、その
間に電極層が設けられない。請求項１７に記載の発明
は、半導体に多数のメモリキャパシタが配置されてい
る。
シタの形成時に誘電層が障壁層と直接的に接触し、その
間に電極層が設けられない。請求項１７に記載の発明
は、半導体に多数のメモリキャパシタが配置されてい
る。
【００２１】本発明に従った方法において、障壁層は、
予構造化された金属遷移材料と少なくとも１つの反応対
象との化学反応によって生成される。それゆえこの方法
は、予構造化された遷移金属もしくは遷移金属合金と少
なくとも１つの適切な反応対象との化学反応による障壁
層のその部位での製造を提供する。特にこの場合には障
壁材料を製造するために、非金属水素との遷移金属もし
くは遷移金属合金の反応が応用可能である。
予構造化された金属遷移材料と少なくとも１つの反応対
象との化学反応によって生成される。それゆえこの方法
は、予構造化された遷移金属もしくは遷移金属合金と少
なくとも１つの適切な反応対象との化学反応による障壁
層のその部位での製造を提供する。特にこの場合には障
壁材料を製造するために、非金属水素との遷移金属もし
くは遷移金属合金の反応が応用可能である。
【００２２】金属遷移材料、すなわち遷移金属もしくは
遷移金属合金の予構造化のためには各種方法が応用可能
である。本発明の１つの態様においては、金属遷移材料
の予構造化後に、少なくとも１つの適切な反応対象から
なる活性化学的雰囲気中での熱処理が行われる。
遷移金属合金の予構造化のためには各種方法が応用可能
である。本発明の１つの態様においては、金属遷移材料
の予構造化後に、少なくとも１つの適切な反応対象から
なる活性化学的雰囲気中での熱処理が行われる。
【００２３】他の利点は、障壁がその部位で形成される
ので、障壁の堆積がなくてすむことである。障壁材料の
堆積は、これらの材料の特別な特性に基づいてしばしば
非常に難しいのであるが、一方で遷移金属の堆積は、半
導体製造における標準工程である。
ので、障壁の堆積がなくてすむことである。障壁材料の
堆積は、これらの材料の特別な特性に基づいてしばしば
非常に難しいのであるが、一方で遷移金属の堆積は、半
導体製造における標準工程である。
【００２４】金属遷移材料の予構造化方法は、例えばこ
の遷移材料を半導体上に堆積し、続いて構造化、例えば
化学物理的気相エッチングすなわちドライエッチングに
よって行うことができる。遷移材料の堆積は、例えば従
来公知のスパッタリング法、もしくは蒸着法によって行
うことができる。その際に必要な構造は、適切な写真技
術、すなわちエッチングステップによってこの堆積層か
ら得られる。そのような堆積遷移材料の分離構造化ステ
ップの利点は、金属の構造化がその高い化学的活性に基
づいて、純粋な障壁層の構造化よりも容易に実行される
ことである。
の遷移材料を半導体上に堆積し、続いて構造化、例えば
化学物理的気相エッチングすなわちドライエッチングに
よって行うことができる。遷移材料の堆積は、例えば従
来公知のスパッタリング法、もしくは蒸着法によって行
うことができる。その際に必要な構造は、適切な写真技
術、すなわちエッチングステップによってこの堆積層か
ら得られる。そのような堆積遷移材料の分離構造化ステ
ップの利点は、金属の構造化がその高い化学的活性に基
づいて、純粋な障壁層の構造化よりも容易に実行される
ことである。
【００２５】遷移材料を堆積し引き続いて分離構造化ス
テップを行う代わりに、選択的ＣＶＤプロセスを用いる
こともできる。この場合には、遷移材料が、接点プラグ
１６上にのみ堆積されるか、もしくは接点プラグを少し
覆うに過ぎない。これに対し、接点プラグに隣接配置さ
れた酸化層、例えばＴＥＯＳは覆われないままであり、
遷移材料によって被覆されない。したがって選択的ＣＶ
Ｄプロセスでは、遷移材料が選択的にのみ、即ち排他的
に、接触すべき全所定領域においてのみ半導体上へと堆
積される。
テップを行う代わりに、選択的ＣＶＤプロセスを用いる
こともできる。この場合には、遷移材料が、接点プラグ
１６上にのみ堆積されるか、もしくは接点プラグを少し
覆うに過ぎない。これに対し、接点プラグに隣接配置さ
れた酸化層、例えばＴＥＯＳは覆われないままであり、
遷移材料によって被覆されない。したがって選択的ＣＶ
Ｄプロセスでは、遷移材料が選択的にのみ、即ち排他的
に、接触すべき全所定領域においてのみ半導体上へと堆
積される。
【００２６】本発明に従った方法は、多数の非金属水素
が、水素の解離及び非金属成分の遊離のもとで金属遷移
材料と反応するという事実を利用するものである。これ
らの非金属成分は、金属遷移材料、すなわち遷移金属も
しくは遷移金属合金と新たな化学相を形成しながら反応
する。
が、水素の解離及び非金属成分の遊離のもとで金属遷移
材料と反応するという事実を利用するものである。これ
らの非金属成分は、金属遷移材料、すなわち遷移金属も
しくは遷移金属合金と新たな化学相を形成しながら反応
する。
【００２７】障壁層として例えば窒化物遷移金属障壁層
を得ようとする場合には、窒化物を形成するために、金
属遷移材料、例えばチタンＴｉ、タングステンＷ、モリ
ブデンＭｏ、タンタルＴａなどがアンモニアＮＨ3 中で
熱処理されてもよい。この場合に、反応、すなわち水素
の解離及び非金属成分の遊離は、約４００°〜７００℃
の温度で実現される。この関連反応式は次のとおりであ
る。
を得ようとする場合には、窒化物を形成するために、金
属遷移材料、例えばチタンＴｉ、タングステンＷ、モリ
ブデンＭｏ、タンタルＴａなどがアンモニアＮＨ3 中で
熱処理されてもよい。この場合に、反応、すなわち水素
の解離及び非金属成分の遊離は、約４００°〜７００℃
の温度で実現される。この関連反応式は次のとおりであ
る。
【００２８】Ｍ＋ｘＮＨ3 →ＭＮX ＋３／２＊Ｈ2 （ここでＭ＝Ｔｉ、Ｗ、Ｍｏ、Ｔａ．．．） 障壁層に対する他の方法は、この障壁層を炭化物障壁層
として形成することである。炭化物障壁は、金属遷移材
料との、例えばタングステンＷとのアルカンの反応によ
って形成可能である。タングステンＷは、例えば約８５
０℃で、ＷＣを形成しかつ水素を解離しながらメタンと
反応する。この関連反応式は次のとおりである。
として形成することである。炭化物障壁は、金属遷移材
料との、例えばタングステンＷとのアルカンの反応によ
って形成可能である。タングステンＷは、例えば約８５
０℃で、ＷＣを形成しかつ水素を解離しながらメタンと
反応する。この関連反応式は次のとおりである。
【００２９】Ｗ＋ＣＨ4 →ＷＣ＋２Ｈ2 、 この場合に適切なプラズマによって反応を支援すること
は本発明の範囲内である。
は本発明の範囲内である。
【００３０】障壁層に対するさらに他の方法は、この障
壁層をリン化物障壁層として形成することである。リン
化物障壁層は、金属遷移材料をホスファンと反応させる
ことによって生ずる。これに対する例は、ＰＨ3 とのタ
ングステンＷの反応である。この関連反応式は次のとお
りである。
壁層をリン化物障壁層として形成することである。リン
化物障壁層は、金属遷移材料をホスファンと反応させる
ことによって生ずる。これに対する例は、ＰＨ3 とのタ
ングステンＷの反応である。この関連反応式は次のとお
りである。
【００３１】Ｗ＋ｘＰＨ3 →ＷＰX ＋３／２＊Ｈ2 、 最後に、障壁層として遷移金属ホウ化物をＢ2 Ｈ6 との
反応によって形成することは本発明の範囲内である。こ
の関連反応式は次のとおりである。
反応によって形成することは本発明の範囲内である。こ
の関連反応式は次のとおりである。
【００３２】２Ｍ＋ｘＢ2 Ｈ6 →２ＭＢX ＋２＊Ｈ2 ここで、Ｍは金属遷移材料、即ち、Ｔｉ、Ｗ、Ｍｏ、Ｔ
ａ等である。本発明に従った方法は、特に、メモリキャ
パシタの小型化が決定的に重要問題である半導体メモリ
素子の製造に適している。本発明に従った方法は、ＤＲ
ＡＭ及びＦＲＡＭ半導体メモリ素子を製造するためにと
りわけ適している。
ａ等である。本発明に従った方法は、特に、メモリキャ
パシタの小型化が決定的に重要問題である半導体メモリ
素子の製造に適している。本発明に従った方法は、ＤＲ
ＡＭ及びＦＲＡＭ半導体メモリ素子を製造するためにと
りわけ適している。
【００３３】
【発明の実施の形態】次に、本発明の一実施の形態を図
面に従って詳細に説明する。ビット線、ワード線及び接
点プラグを備えてはいるが、メモリキャパシタが未だに
形成されていない多数のＣ‐ＭＯＳトランジスタの工程
処理後に、半導体の上側主要面上に金属遷移材料、例え
ばタングステンＷが堆積される。この遷移材料は、図１
（ａ）において符号３０で示されている。この遷移材料
３０は、半導体１０の主要面にまで達する接点プラグ１
６に接触している。さらに、遷移材料３０は、接点プラ
グ１６の周りに配置された酸化層１２にも接触してい
る。遷移材料３０は、例えば適切なスパッタリング工
程、若しくはそれ以外の蒸着方法によって半導体１０の
主要面上へ堆積されてもよい。スパッタリング用ガスと
しては、例えばアルゴンＡｒを５ミリトールの圧力で使
用してもよい。
面に従って詳細に説明する。ビット線、ワード線及び接
点プラグを備えてはいるが、メモリキャパシタが未だに
形成されていない多数のＣ‐ＭＯＳトランジスタの工程
処理後に、半導体の上側主要面上に金属遷移材料、例え
ばタングステンＷが堆積される。この遷移材料は、図１
（ａ）において符号３０で示されている。この遷移材料
３０は、半導体１０の主要面にまで達する接点プラグ１
６に接触している。さらに、遷移材料３０は、接点プラ
グ１６の周りに配置された酸化層１２にも接触してい
る。遷移材料３０は、例えば適切なスパッタリング工
程、若しくはそれ以外の蒸着方法によって半導体１０の
主要面上へ堆積されてもよい。スパッタリング用ガスと
しては、例えばアルゴンＡｒを５ミリトールの圧力で使
用してもよい。
【００３４】次のステップ（図１（ｂ）参照）では、堆
積された遷移材料３０が構造化される。これは、例え
ば、Ａｒ／Ｏ2 プラズマ中で実施されるドライエッチン
グ工程で行ってもよい。ここで構造化は、遷移材料３０
がなお完全に接点プラグ１６の上側と重なるように行わ
れるが、しかしながら、酸化層１２が存在しているだけ
の半導体１０の主要面の残りの領域は部分的に又は全く
覆われていない。
積された遷移材料３０が構造化される。これは、例え
ば、Ａｒ／Ｏ2 プラズマ中で実施されるドライエッチン
グ工程で行ってもよい。ここで構造化は、遷移材料３０
がなお完全に接点プラグ１６の上側と重なるように行わ
れるが、しかしながら、酸化層１２が存在しているだけ
の半導体１０の主要面の残りの領域は部分的に又は全く
覆われていない。
【００３５】次の工程ステップ（図１（ｃ））では、半
導体全体が、約１０００℃のメタンＣＨ4 中で３０分間
熱処理される。結果として、遷移金属であるタングステ
ンＷが炭化物障壁ＷＣへと変換される。炭化物障壁層
は、図１（ｃ）において符号３０ａで示され、反応対象
であるメタンは符号３２で表されている。それによっ
て、障壁層は接点プラグ１６上で完成する。次のステッ
プでは、電極層が半導体上に堆積される。この電極層
は、スタックキャパシタの下側電極を形成する。
導体全体が、約１０００℃のメタンＣＨ4 中で３０分間
熱処理される。結果として、遷移金属であるタングステ
ンＷが炭化物障壁ＷＣへと変換される。炭化物障壁層
は、図１（ｃ）において符号３０ａで示され、反応対象
であるメタンは符号３２で表されている。それによっ
て、障壁層は接点プラグ１６上で完成する。次のステッ
プでは、電極層が半導体上に堆積される。この電極層
は、スタックキャパシタの下側電極を形成する。
【００３６】図１（ａ）及び図１（ｂ）に示した工程ス
テップの代わりに、選択的ＣＶＤプロセスを用いること
は本発明に従った方法の範囲内である。この場合には、
遷移材料であるタングステンＷが、例えば同様にタング
ステンＷからなっていてもよい接点プラグ１６上で選択
的に堆積される。この選択的ＣＶＤプロセスは、例えば
比率１：１５のＷＦ6 及びＨ2 によって行われる。プロ
セスパラメータとしては、例えば４００℃及び１０ミリ
トルが設定されていてもよい。キャリヤガスとしては、
アルゴンＡｒを使用してもよい。
テップの代わりに、選択的ＣＶＤプロセスを用いること
は本発明に従った方法の範囲内である。この場合には、
遷移材料であるタングステンＷが、例えば同様にタング
ステンＷからなっていてもよい接点プラグ１６上で選択
的に堆積される。この選択的ＣＶＤプロセスは、例えば
比率１：１５のＷＦ6 及びＨ2 によって行われる。プロ
セスパラメータとしては、例えば４００℃及び１０ミリ
トルが設定されていてもよい。キャリヤガスとしては、
アルゴンＡｒを使用してもよい。
【００３７】図２では、同様に、メモリキャパシタを形
成するのに適した半導体１０が示されている。図面の簡
略化のために部分的に表した半導体１０は、ここでも内
部に接点プラグ１６が配置された酸化層１２を有してい
る。しかしながら、図１の実施態様とは異なり、接点プ
ラグ１６は半導体１０の主要面にまで完全に達すること
なく、そのわずか下方にて終わっている。半導体１０の
主要面上には、すでに第１電極層２４が平面状に配置さ
れている。メモリキャパシタの下側電極を形成するこの
第１電極層２４と、接点プラグ１６の上側との間には、
本発明による方法に従って製造された障壁層２８が配置
されている。従って、障壁層２８は半導体１０の上側主
要面から出発してほぼ接点プラグ１６の方向で引っ込ん
で配置されている。
成するのに適した半導体１０が示されている。図面の簡
略化のために部分的に表した半導体１０は、ここでも内
部に接点プラグ１６が配置された酸化層１２を有してい
る。しかしながら、図１の実施態様とは異なり、接点プ
ラグ１６は半導体１０の主要面にまで完全に達すること
なく、そのわずか下方にて終わっている。半導体１０の
主要面上には、すでに第１電極層２４が平面状に配置さ
れている。メモリキャパシタの下側電極を形成するこの
第１電極層２４と、接点プラグ１６の上側との間には、
本発明による方法に従って製造された障壁層２８が配置
されている。従って、障壁層２８は半導体１０の上側主
要面から出発してほぼ接点プラグ１６の方向で引っ込ん
で配置されている。
【００３８】本発明の他の変更例は、半導体１０の２つ
の部分断面図を用いて図３に示されている。この変更例
において、遷移金属は障壁層２８へと完全に変換された
のではなく、第１下層へと変換されたに過ぎない。図３
の左の断面図では、半導体１０の上側主要面に、図１と
の関連で説明したように金属遷移材料３０が堆積されて
いる。図３に示す変更例では、タングステンＷが選択的
に接点プラグ１６上に堆積された。図３の右に示す次の
ステップでは、金属遷移材料３０、つまりタングステン
が、少なくとも１つの反応対象との化学反応によって二
層へと移行されている。即ち、二層とは、接点プラグ１
６と直接的に連絡し金属遷移材料３０ｂから成る不変
層、並びにその上に配置され障壁層３０ａを形成する層
である。この種の構造は、例えば熱処理ステップがより
短時間に選択されていることによって達成可能であり、
堆積された構造化金属遷移材料は、障壁層へ完全には変
換されないようにすることができる。
の部分断面図を用いて図３に示されている。この変更例
において、遷移金属は障壁層２８へと完全に変換された
のではなく、第１下層へと変換されたに過ぎない。図３
の左の断面図では、半導体１０の上側主要面に、図１と
の関連で説明したように金属遷移材料３０が堆積されて
いる。図３に示す変更例では、タングステンＷが選択的
に接点プラグ１６上に堆積された。図３の右に示す次の
ステップでは、金属遷移材料３０、つまりタングステン
が、少なくとも１つの反応対象との化学反応によって二
層へと移行されている。即ち、二層とは、接点プラグ１
６と直接的に連絡し金属遷移材料３０ｂから成る不変
層、並びにその上に配置され障壁層３０ａを形成する層
である。この種の構造は、例えば熱処理ステップがより
短時間に選択されていることによって達成可能であり、
堆積された構造化金属遷移材料は、障壁層へ完全には変
換されないようにすることができる。
【００３９】図４は、異なる製造ステップに従った半導
体の３つの断面図を示している。図４の変更例におい
て、接点プラグ１６はタングステンからなる。接点プラ
グ１６は、半導体１０の上側主要面にまで到達してい
る。ＣＨ4 中での半導体の熱処理により接点プラグ１６
の上部分はＷＣへと変換される。この領域は梨地状に表
され、符号３０ａで示されている。符号３０ａで示した
領域は、ここでもＷＣから成っているとともに、障壁層
３０ａとして用いられる。次に半導体１０の主要面上で
は、例えば、実現されるべきメモリキャパシタの最下側
電極２４が堆積可能である。
体の３つの断面図を示している。図４の変更例におい
て、接点プラグ１６はタングステンからなる。接点プラ
グ１６は、半導体１０の上側主要面にまで到達してい
る。ＣＨ4 中での半導体の熱処理により接点プラグ１６
の上部分はＷＣへと変換される。この領域は梨地状に表
され、符号３０ａで示されている。符号３０ａで示した
領域は、ここでもＷＣから成っているとともに、障壁層
３０ａとして用いられる。次に半導体１０の主要面上で
は、例えば、実現されるべきメモリキャパシタの最下側
電極２４が堆積可能である。
【００４０】図５では、半導体の他の変更例が表されて
いる。これまでの態様とは異なって、メモリキャパシタ
を形成するために、接点プラグ１６を誘電層と接続する
下側電極は放棄される。即ち、この実施態様よれば下側
電極は設けられないとともに、誘電層２２は、障壁層２
８上へ直接に堆積される。誘電層２２上には、メモリキ
ャパシタの上側電極を形成する電極層２６が配置されて
いる。
いる。これまでの態様とは異なって、メモリキャパシタ
を形成するために、接点プラグ１６を誘電層と接続する
下側電極は放棄される。即ち、この実施態様よれば下側
電極は設けられないとともに、誘電層２２は、障壁層２
８上へ直接に堆積される。誘電層２２上には、メモリキ
ャパシタの上側電極を形成する電極層２６が配置されて
いる。
【００４１】
【発明の効果】以上詳述したように、この発明によれ
ば、簡単にして信頼性のある方法により接点プラグ上に
障壁層を生成することができるという優れた効果を発揮
する。
ば、簡単にして信頼性のある方法により接点プラグ上に
障壁層を生成することができるという優れた効果を発揮
する。
【図１】（ａ）本発明の一実施の態様において、遷移材
料が堆積された半導体を示す断面図、（ｂ）構造化され
る遷移材料を半導体と共に示す断面図、（ｃ）熱処理に
反応して物質変換した遷移材料を半導体と共に示す断面
図。
料が堆積された半導体を示す断面図、（ｂ）構造化され
る遷移材料を半導体と共に示す断面図、（ｃ）熱処理に
反応して物質変換した遷移材料を半導体と共に示す断面
図。
【図２】 本発明の別の実施の態様に従って製造された
半導体の断面図。
半導体の断面図。
【図３】 本発明の更に別の実施の態様において、製造
工程の順に従う半導体の２つの断面図。
工程の順に従う半導体の２つの断面図。
【図４】 本発明の更なる別の実施の態様において製造
工程の順に従う半導体の３つの断面図。
工程の順に従う半導体の３つの断面図。
【図５】 本発明の更なる別の実施の態様における半導
体の断面図。
体の断面図。
【図６】 従来技術における半導体の断面図。
【図７】 図６において破線で示した領域Ａを示す拡大
図。
図。
２８…障壁層、３０…金属遷移材料、３０ａ…障壁層、
３２…反応対象。
３２…反応対象。
Claims (17)
- 【請求項１】 半導体に配置され、かつ少なくともほぼ
半導体の主要面にまで達する接点プラグ上での障壁層の
製造方法において、障壁層（２８；３０ａ）が、予構造
化された金属遷移材料（３０）と少なくとも１つの反応
対象（３２）との化学反応によって形成されることを特
徴とする方法。 - 【請求項２】 予構造化された金属遷移材料（３０）
が、少なくとも１つの反応対象からなる活性化学的雰囲
気中で熱処理されることを特徴とする請求項１に記載の
方法。 - 【請求項３】 金属遷移材料（３０）の予構造化が、半
導体（１０）上への金属遷移材料（３０）の堆積及び堆
積されたこの遷移材料（３０）の引続く構造化によって
行われることを特徴とする請求項１又は２に記載の方
法。 - 【請求項４】 金属遷移材料（３０）の構造化が化学物
理的気相エッチングによって、すなわちドライエッチン
グ工程によって行われることを特徴とする請求項３に記
載の方法。 - 【請求項５】 金属遷移材料（３０）の予構造化が、選
択的ＣＶＤプロセスを用いて実行され、その際に金属遷
移材料（３０）が、局部的に限定されて半導体（１０）
の接点プラグ（１６）上に堆積されることを特徴とする
請求項１又は２に記載の方法。 - 【請求項６】 反応対象として非金属炭化水素が使用さ
れることを特徴とする請求項１〜５のいずれか１項に記
載の方法。 - 【請求項７】 障壁層（２８；３０ａ）が酸素障壁を形
成するために、金属遷移材料（３０）を温度約４００°
〜７００℃のアンモニア中で熱処理することによって窒
化物遷移金属層として形成されることを特徴とする請求
項１〜６のいずれか１項に記載の方法。 - 【請求項８】 炭化物障壁層が金属遷移材料（３０）と
のアルカンの反応によって障壁層（２８；３０ａ）とし
て形成されることを特徴とする請求項１〜７のいずれか
１項に記載の方法。 - 【請求項９】 炭化物障壁層が、約１０００℃までの温
度でメタンによるタングステンの熱処理によって形成さ
れることを特徴とする請求項８に記載の方法。 - 【請求項１０】 熱処理工程が約３０分間継続すること
を特徴とする請求項９に記載の方法。 - 【請求項１１】 金属遷移材料（３０）をホスファンと
反応させることによって、リン化物障壁層が障壁層（３
０ａ）として形成されることを特徴とする請求項１〜６
のいずれか１項に記載の方法。 - 【請求項１２】 金属遷移材料とのＢ2 Ｈ6 の反応によ
って、遷移金属ホウ化物が障壁層（３０）として形成さ
れることを特徴とする請求項１〜６のいずれか１項に記
載の方法。 - 【請求項１３】 接点プラグ（１６）の上端部が、半導
体の主要面の下側で終わるとともに、半導体（１０）の
主要面の方向で障壁層（２８；３０ａ）が堆積されてい
ることを特徴とする請求項１〜１２のいずれか１項に記
載の方法。 - 【請求項１４】 半導体（１０）の上又は内への金属遷
移材料（３０）の堆積後に金属遷移材料（３０）が部分
的にのみ障壁層（２８；３０ａ）へと変換されることを
特徴とする請求項１〜１３のいずれか１項に記載の方
法。 - 【請求項１５】 接点プラグ（１６）が金属遷移材料
（３０）からなることと、半導体（１０）が熱処理ステ
ップを受けて、主要面に対して向けられた接点プラグ
（１６）の上側領域が障壁層（２８；３０ａ）へと変換
されることを特徴とする請求項１又は２に記載の方法。 - 【請求項１６】 メモリキャパシタの形成時に誘電層
（２２）が障壁層（２８）と直接的に接触し、その間に
電極層が設けられないことを特徴とする請求項１〜１５
のいずれか１項に記載の方法。 - 【請求項１７】 半導体（１０）に多数のメモリキャパ
シタが配置されていることを特徴とする請求項１６に記
載の半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19727457 | 1997-06-27 | ||
| DE19727457-9 | 1997-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187643A true JPH1187643A (ja) | 1999-03-30 |
Family
ID=7833886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196555A Pending JPH1187643A (ja) | 1997-06-27 | 1998-06-26 | 半導体の障壁層の製造方法及び障壁層を備えた半導体素子 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6100187A (ja) |
| EP (1) | EP0887844A3 (ja) |
| JP (1) | JPH1187643A (ja) |
| KR (1) | KR100533211B1 (ja) |
| CN (1) | CN1208249A (ja) |
| TW (1) | TW406317B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217400A (ja) * | 1999-12-22 | 2001-08-10 | Texas Instr Inc <Ti> | 半導体デバイスにおける下層の導電性プラグ及びコンタクトに対する導電性バリア層の接着を強化する方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303972B1 (en) * | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| US7067861B1 (en) | 1998-11-25 | 2006-06-27 | Micron Technology, Inc. | Device and method for protecting against oxidation of a conductive layer in said device |
| US6614082B1 (en) * | 1999-01-29 | 2003-09-02 | Micron Technology, Inc. | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers |
| CN100367450C (zh) * | 2004-03-26 | 2008-02-06 | 力晶半导体股份有限公司 | 制作阻挡层的方法 |
| US20060151845A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | Method to control interfacial properties for capacitors using a metal flash layer |
| US7316962B2 (en) * | 2005-01-07 | 2008-01-08 | Infineon Technologies Ag | High dielectric constant materials |
| US20060151822A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | DRAM with high K dielectric storage capacitor and method of making the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JPH0666287B2 (ja) * | 1988-07-25 | 1994-08-24 | 富士通株式会社 | 半導体装置の製造方法 |
| KR930001901B1 (ko) * | 1990-07-27 | 1993-03-19 | 삼성전자 주식회사 | 박막 트랜지스터의 제조방법 |
| US5212620A (en) * | 1992-03-03 | 1993-05-18 | Radiant Technologies | Method for isolating SiO2 layers from PZT, PLZT, and platinum layers |
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| US5612574A (en) * | 1995-06-06 | 1997-03-18 | Texas Instruments Incorporated | Semiconductor structures using high-dielectric-constant materials and an adhesion layer |
| US6294420B1 (en) * | 1997-01-31 | 2001-09-25 | Texas Instruments Incorporated | Integrated circuit capacitor |
-
1998
- 1998-06-15 TW TW087109462A patent/TW406317B/zh active
- 1998-06-25 KR KR1019980024022A patent/KR100533211B1/ko not_active Expired - Fee Related
- 1998-06-26 EP EP98111916A patent/EP0887844A3/de not_active Withdrawn
- 1998-06-26 JP JP10196555A patent/JPH1187643A/ja active Pending
- 1998-06-29 US US09/106,237 patent/US6100187A/en not_active Expired - Lifetime
- 1998-06-29 CN CN98115533A patent/CN1208249A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217400A (ja) * | 1999-12-22 | 2001-08-10 | Texas Instr Inc <Ti> | 半導体デバイスにおける下層の導電性プラグ及びコンタクトに対する導電性バリア層の接着を強化する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990007317A (ko) | 1999-01-25 |
| US6100187A (en) | 2000-08-08 |
| CN1208249A (zh) | 1999-02-17 |
| TW406317B (en) | 2000-09-21 |
| KR100533211B1 (ko) | 2006-01-27 |
| EP0887844A2 (de) | 1998-12-30 |
| EP0887844A3 (de) | 2000-07-26 |
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| Date | Code | Title | Description |
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| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20031201 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050927 |