JPH1187662A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
不揮発性半導体記憶装置及びその書き込み方法Info
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- JPH1187662A JPH1187662A JP24318797A JP24318797A JPH1187662A JP H1187662 A JPH1187662 A JP H1187662A JP 24318797 A JP24318797 A JP 24318797A JP 24318797 A JP24318797 A JP 24318797A JP H1187662 A JPH1187662 A JP H1187662A
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Abstract
(57)【要約】
【課題】セルフブースト動作による誤書き込み禁止電圧
設定を行うＮＡＮＤ型不揮発性半導体記憶装置の書き込
み時印加電圧をプログラム電圧のみとして、高電圧発生
回路の回路的な負担軽減を図り、省スペースとする。 【解決手段】書き込みが行われる選択メモリトランジス
タＭ１ａ８が接続された選択ワード線ＷＬ１８に高電圧
Ｖｐｇｍを印加し、全ての非選択ワード線ＷＬ１１〜Ｗ
Ｌ１７に０Ｖまたは負の低い電圧を印加することによっ
て、非選択トランジスタ列のチャネル部電位を上昇させ
て当該チャネル部（とくに、非選択トランジスタＭ１ｂ
８のチャネル部）に書き込み禁止電圧を設定する。ま
た、非選択ワード線については、選択ワード線ＷＬ１８
に隣り合う少なくとも一方の非選択ワード線ＷＬ１７に
０Ｖまたは負の低い電圧を印加し、他の非選択ワード線
ＷＬ１１〜ＷＬ１６に電源電圧ＶCCを印加してもよい。
設定を行うＮＡＮＤ型不揮発性半導体記憶装置の書き込
み時印加電圧をプログラム電圧のみとして、高電圧発生
回路の回路的な負担軽減を図り、省スペースとする。 【解決手段】書き込みが行われる選択メモリトランジス
タＭ１ａ８が接続された選択ワード線ＷＬ１８に高電圧
Ｖｐｇｍを印加し、全ての非選択ワード線ＷＬ１１〜Ｗ
Ｌ１７に０Ｖまたは負の低い電圧を印加することによっ
て、非選択トランジスタ列のチャネル部電位を上昇させ
て当該チャネル部（とくに、非選択トランジスタＭ１ｂ
８のチャネル部）に書き込み禁止電圧を設定する。ま
た、非選択ワード線については、選択ワード線ＷＬ１８
に隣り合う少なくとも一方の非選択ワード線ＷＬ１７に
０Ｖまたは負の低い電圧を印加し、他の非選択ワード線
ＷＬ１１〜ＷＬ１６に電源電圧ＶCCを印加してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
書き込み／消去が可能なＮＡＮＤ型フラッシュメモリ等
の不揮発性半導体記憶装置及びその書き込み方法に関す
る。特定的に、本発明は、高電圧を余り必要としない、
書き込み禁止とすべきトランジスタ列（ストリング）の
バイアス設定手法に関する。
書き込み／消去が可能なＮＡＮＤ型フラッシュメモリ等
の不揮発性半導体記憶装置及びその書き込み方法に関す
る。特定的に、本発明は、高電圧を余り必要としない、
書き込み禁止とすべきトランジスタ列（ストリング）の
バイアス設定手法に関する。
【０００２】
【従来の技術】最近、コンピュータやマイクロプロセッ
サで制御される各種装置向けに、データのプログラムお
よび消去を電気的に行え、且つ高密度な（大容量の）不
揮発性半導体記憶装置（不揮発性メモリ）の開発要求が
益々高まっている。このような要求に応え高密度な不揮
発性メモリを実現するためには、メモリセルおよび周辺
回路の占有面積を縮小することが重要であり、ビットあ
たりの面積が最も小さいセル方式としてＮＡＮＤ型不揮
発性メモリがある。
サで制御される各種装置向けに、データのプログラムお
よび消去を電気的に行え、且つ高密度な（大容量の）不
揮発性半導体記憶装置（不揮発性メモリ）の開発要求が
益々高まっている。このような要求に応え高密度な不揮
発性メモリを実現するためには、メモリセルおよび周辺
回路の占有面積を縮小することが重要であり、ビットあ
たりの面積が最も小さいセル方式としてＮＡＮＤ型不揮
発性メモリがある。
【０００３】ＮＡＮＤ型不揮発性メモリは、２つの選択
トランジスタと複数のメモリトランジスタを直列接続し
てトランジスタ列を構成し、２つのトランジスタ列で１
個のビットコンタクトおよびソース線を共有することが
できることから、高集積化が実現しやすい利点がある。
トランジスタと複数のメモリトランジスタを直列接続し
てトランジスタ列を構成し、２つのトランジスタ列で１
個のビットコンタクトおよびソース線を共有することが
できることから、高集積化が実現しやすい利点がある。
【０００４】図７は、従来のＮＡＮＤ型不揮発性メモリ
のメモリアレイを中心とした概略構成を示す図である。
図８は、図７のメモリアレイの一部を拡大して示す図で
ある。図７中、符号１０はメモリアレイ、２０はローデ
コーダ、３０データラッチ回路群、４０はカラム選択
部、５０は昇圧回路を示す。また、ＮＡＮＤ１ａ〜ＮＡ
ＮＤｎｂはストリングと称されるトランジスタ列を示し
ている。各トランジスタ列は、例えば図８の左側のトラ
ンジスタ列で説明すると、ドレインがビット線ＢＬａに
接続されたドレイン選択トランジスタＳＴ１ａと、ソー
スが共通ソース線に接続されたソース選択トランジスタ
ＳＴ２ａと、両選択トランジスタ間に直列接続された例
えば８個〜１６個（図８では４個のみ示す）程度のメモ
リトランジスタＭＴ１ａ〜ＭＴ４ａとから構成されてい
る。ドレイン選択トランジスタＳＴ１ａはドレイン選択
線ＳＬ１により制御され、ソース選択トランジスタＳＴ
２ａはソース選択線ＳＬ２により制御される。各メモリ
トランジスタＭＴ１ａ〜ＭＴ４ａは、行方向のトランジ
スタ列間で共通に接続されたワード線ＷＬ１〜ＷＬ４に
より制御される。これらドレイン選択線ＳＬ１，ソース
選択線ＳＬ２およびワード線ＷＬ１〜ＷＬ４は、ローデ
コーダ２０により選択され、所定電圧が印加可能となっ
ている。
のメモリアレイを中心とした概略構成を示す図である。
図８は、図７のメモリアレイの一部を拡大して示す図で
ある。図７中、符号１０はメモリアレイ、２０はローデ
コーダ、３０データラッチ回路群、４０はカラム選択
部、５０は昇圧回路を示す。また、ＮＡＮＤ１ａ〜ＮＡ
ＮＤｎｂはストリングと称されるトランジスタ列を示し
ている。各トランジスタ列は、例えば図８の左側のトラ
ンジスタ列で説明すると、ドレインがビット線ＢＬａに
接続されたドレイン選択トランジスタＳＴ１ａと、ソー
スが共通ソース線に接続されたソース選択トランジスタ
ＳＴ２ａと、両選択トランジスタ間に直列接続された例
えば８個〜１６個（図８では４個のみ示す）程度のメモ
リトランジスタＭＴ１ａ〜ＭＴ４ａとから構成されてい
る。ドレイン選択トランジスタＳＴ１ａはドレイン選択
線ＳＬ１により制御され、ソース選択トランジスタＳＴ
２ａはソース選択線ＳＬ２により制御される。各メモリ
トランジスタＭＴ１ａ〜ＭＴ４ａは、行方向のトランジ
スタ列間で共通に接続されたワード線ＷＬ１〜ＷＬ４に
より制御される。これらドレイン選択線ＳＬ１，ソース
選択線ＳＬ２およびワード線ＷＬ１〜ＷＬ４は、ローデ
コーダ２０により選択され、所定電圧が印加可能となっ
ている。
【０００５】各メモリトランジスタＭＴ１ａ〜ＭＴ４ａ
のゲート電極は、特に図示しないが、半導体基板のウェ
ル内に形成されたソース・ドレイン領域の離間部分（チ
ャネル形成領域）上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
ゲート間絶縁膜を介して積層されたコントロールゲート
とからなり、通常、コントロールゲートはワード線を兼
用している。
のゲート電極は、特に図示しないが、半導体基板のウェ
ル内に形成されたソース・ドレイン領域の離間部分（チ
ャネル形成領域）上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
ゲート間絶縁膜を介して積層されたコントロールゲート
とからなり、通常、コントロールゲートはワード線を兼
用している。
【０００６】この一般的なＮＡＮＤ型フラッシュメモリ
において、消去動作は、例えばワード線が共通接続され
た複数のトランジスタ列（消去ブロック）で一括に行わ
れ、ローデコーダ２０により選択消去ブロックの全ワー
ド線に０Ｖ、非選択消去ブロックの全ワード線およびメ
モリアレイの基板内ウェルに高電圧（たとえば２０Ｖ）
を印加する。その結果、選択消去ブロックのメモリトラ
ンジスタのみ、フローティングゲートから基板側に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
において、消去動作は、例えばワード線が共通接続され
た複数のトランジスタ列（消去ブロック）で一括に行わ
れ、ローデコーダ２０により選択消去ブロックの全ワー
ド線に０Ｖ、非選択消去ブロックの全ワード線およびメ
モリアレイの基板内ウェルに高電圧（たとえば２０Ｖ）
を印加する。その結果、選択消去ブロックのメモリトラ
ンジスタのみ、フローティングゲートから基板側に電子
が引き抜かれて、メモリトランジスタのしきい値電圧は
負方向にシフトして、たとえば−３Ｖ程度になる。
【０００７】一方、データのプログラム動作は、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ
の）メモリトランジスタが接続されたビット線に０Ｖ、
プログラムを禁止すべき（０データの）メモリトランジ
スタが接続されたビット線に中間電圧（たとえば９Ｖ）
を印加する。その結果、プログラムすべき選択メモリト
ランジスタのみ、フローティングゲート中に電子が注入
されて、選択メモリトランジスタのしきい値電圧は正方
向にシフトして、たとえば２Ｖ程度になる。
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（たとえば１８Ｖ）を、プログラムすべき（１データ
の）メモリトランジスタが接続されたビット線に０Ｖ、
プログラムを禁止すべき（０データの）メモリトランジ
スタが接続されたビット線に中間電圧（たとえば９Ｖ）
を印加する。その結果、プログラムすべき選択メモリト
ランジスタのみ、フローティングゲート中に電子が注入
されて、選択メモリトランジスタのしきい値電圧は正方
向にシフトして、たとえば２Ｖ程度になる。
【０００８】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらに、ペ
ージ単位で、つまり選択するワード線に接続されたメモ
リトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらに、ペ
ージ単位で、つまり選択するワード線に接続されたメモ
リトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。
【０００９】ところが、上述したＮＡＮＤ型フラッシュ
メモリは、以下の不利益を有する。すなわち、ＮＡＮＤ
型フラッシュメモリのデータプログラム動作は、ページ
単位で行われるため、プログラムを禁止すべきメモリト
ランジスタが接続されたすべてのビット線に対しては中
間電圧（たとえば９Ｖ）を印加する必要がある。ページ
単位を５１２バイトとすれば、ビット線本数はおよそ４
０００本にもなるため、上記中間電圧を発生する昇圧回
路の負荷が大きい。また上記データプログラム動作は、
選択メモリトランジスタのしきい値電圧を制御する必要
から、複数回のプログラム／ベリファイ動作を繰り返し
行うため、各プログラム毎に、上記プログラム禁止ビッ
ト線を中間電圧に充電する必要がある。
メモリは、以下の不利益を有する。すなわち、ＮＡＮＤ
型フラッシュメモリのデータプログラム動作は、ページ
単位で行われるため、プログラムを禁止すべきメモリト
ランジスタが接続されたすべてのビット線に対しては中
間電圧（たとえば９Ｖ）を印加する必要がある。ページ
単位を５１２バイトとすれば、ビット線本数はおよそ４
０００本にもなるため、上記中間電圧を発生する昇圧回
路の負荷が大きい。また上記データプログラム動作は、
選択メモリトランジスタのしきい値電圧を制御する必要
から、複数回のプログラム／ベリファイ動作を繰り返し
行うため、各プログラム毎に、上記プログラム禁止ビッ
ト線を中間電圧に充電する必要がある。
【００１０】このため、プログラム／ベリファイ回数が
多く、実質的なプログラム時間より、むしろプログラム
／ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、この切り替え時間にプログラ
ム速度が律速され、高速プログラムが困難となる。さら
には、各ビット線毎に設けられページデータをラッチす
るためのデータラッチ回路は、中間電圧を扱うため高耐
圧仕様とする必要があり、必然的にサイズが大きくな
り、したがって、図７に示す各ビット線毎のデータラッ
チ回路（３０ａ，３０ｂ等）をレイアウトすることが困
難となる。
多く、実質的なプログラム時間より、むしろプログラム
／ベリファイ動作におけるビット線電圧の切り替えに要
する時間が支配的となり、この切り替え時間にプログラ
ム速度が律速され、高速プログラムが困難となる。さら
には、各ビット線毎に設けられページデータをラッチす
るためのデータラッチ回路は、中間電圧を扱うため高耐
圧仕様とする必要があり、必然的にサイズが大きくな
り、したがって、図７に示す各ビット線毎のデータラッ
チ回路（３０ａ，３０ｂ等）をレイアウトすることが困
難となる。
【００１１】上述した問題点を解決して、低電圧での単
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ-
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ-
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
【００１２】上述した文献に開示されたデータプログラ
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたトランジスタ列をフローティング状態とし
て、当該トランジスタ列のチャンネル部電圧を、主とし
て非選択ワード線に印加されるパス電圧（たとえば１０
Ｖ）との容量カップリングにより、自動的に昇圧する。
この自動昇圧動作は、セルフブースト動作と呼ばれる。
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたトランジスタ列をフローティング状態とし
て、当該トランジスタ列のチャンネル部電圧を、主とし
て非選択ワード線に印加されるパス電圧（たとえば１０
Ｖ）との容量カップリングにより、自動的に昇圧する。
この自動昇圧動作は、セルフブースト動作と呼ばれる。
【００１３】このセルフブーストによる書き込み禁止電
圧の設定をともなうデータ書き込み動作では、図８のメ
モリトランジスタＭＴ２ａを選択するとすれば、まず、
ドレイン選択線ＳＬ１に電源電圧ＶCC（３．３Ｖ）、ソ
ース選択線ＳＬ２に接地電圧ＧＮＤ（０Ｖ）が印加され
る。また、ビット線ＢＬａに接地電圧ＧＮＤ（０Ｖ）、
プログラムを禁止すべきメモリトランジスタが接続され
たビット線ＢＬｂに電源電圧ＶCC（３．３Ｖ）が印加さ
れる。次に、選択ワード線ＷＬ２にプログラム電圧Ｖｐ
ｇｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１，Ｗ
Ｌ３およびＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０
Ｖ）が印加される。
圧の設定をともなうデータ書き込み動作では、図８のメ
モリトランジスタＭＴ２ａを選択するとすれば、まず、
ドレイン選択線ＳＬ１に電源電圧ＶCC（３．３Ｖ）、ソ
ース選択線ＳＬ２に接地電圧ＧＮＤ（０Ｖ）が印加され
る。また、ビット線ＢＬａに接地電圧ＧＮＤ（０Ｖ）、
プログラムを禁止すべきメモリトランジスタが接続され
たビット線ＢＬｂに電源電圧ＶCC（３．３Ｖ）が印加さ
れる。次に、選択ワード線ＷＬ２にプログラム電圧Ｖｐ
ｇｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１，Ｗ
Ｌ３およびＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０
Ｖ）が印加される。
【００１４】非選択ビット線ＢＬｂに接続にされた図８
の右側のトランジスタ列において、上記バイアス設定条
件下、ソース選択線ＳＬ２の電圧（ゲート印加電圧）は
０Ｖなのでソース選択トランジスタＳＴ２ｂはカットオ
フし、ドレイン選択トランジスタＳＴ１ｂは、ドレイン
選択線ＳＬ１の電圧が電源電圧ＶCCであるから導通状態
となる。導通状態のドレイン選択トランジスタＳＴ１ｂ
にビット線電圧が伝わり始め、そのチャネル部が電源電
圧ＶCCから当該ドレイン選択トランジスタＳＴ１ｂのし
きい値電圧Ｖthst1 を差し引いた電圧値（ＶCC−Ｖthst
1 ）まで充電されると、ドレイン選択トランジスタＳＴ
１ｂがカットオフする。したがって、メモリトランジス
タ列のチャネル部がビット線ＢＬｂから切り離されてフ
ローティング状態になり、以後は、当該チャネル部電位
がゲート印加電圧との容量カップリングにより自動的に
昇圧（セルフブースト）される。この容量カップリング
により上昇した最終的なチャネル部電位（書き込み禁止
電位）は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａ
ｓｓの値、コントロールゲート（ワード線）とフローテ
ィングゲート、フローティングゲートとチャネルおよび
フローティングゲートとソース領域及びドレイン領域と
のカップリング容量を総合して決まる値に設定され、従
来では最大で８Ｖ程度である。この結果、トンネル酸化
膜には数Ｖの電圧しかかからないため、プログラム電圧
Ｖｐｇｍが印加された非選択メモリトランジスタＭＴ２
ｂについて書き込みが禁止される。
の右側のトランジスタ列において、上記バイアス設定条
件下、ソース選択線ＳＬ２の電圧（ゲート印加電圧）は
０Ｖなのでソース選択トランジスタＳＴ２ｂはカットオ
フし、ドレイン選択トランジスタＳＴ１ｂは、ドレイン
選択線ＳＬ１の電圧が電源電圧ＶCCであるから導通状態
となる。導通状態のドレイン選択トランジスタＳＴ１ｂ
にビット線電圧が伝わり始め、そのチャネル部が電源電
圧ＶCCから当該ドレイン選択トランジスタＳＴ１ｂのし
きい値電圧Ｖthst1 を差し引いた電圧値（ＶCC−Ｖthst
1 ）まで充電されると、ドレイン選択トランジスタＳＴ
１ｂがカットオフする。したがって、メモリトランジス
タ列のチャネル部がビット線ＢＬｂから切り離されてフ
ローティング状態になり、以後は、当該チャネル部電位
がゲート印加電圧との容量カップリングにより自動的に
昇圧（セルフブースト）される。この容量カップリング
により上昇した最終的なチャネル部電位（書き込み禁止
電位）は、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａ
ｓｓの値、コントロールゲート（ワード線）とフローテ
ィングゲート、フローティングゲートとチャネルおよび
フローティングゲートとソース領域及びドレイン領域と
のカップリング容量を総合して決まる値に設定され、従
来では最大で８Ｖ程度である。この結果、トンネル酸化
膜には数Ｖの電圧しかかからないため、プログラム電圧
Ｖｐｇｍが印加された非選択メモリトランジスタＭＴ２
ｂについて書き込みが禁止される。
【００１５】
【発明が解決しようとする課題】しかしながら、この従
来のセルフブーストによる書き込み禁止のオペレーショ
ンでは、パス電圧Ｖｐａｓｓとして１０Ｖの電圧を必要
とするため、図７に示す昇圧回路５０は、プログラム電
圧Ｖｐｇｍとは異なる値の高電圧ＶＭを生成する必要が
ある。昇圧回路としてはチャージポンピング式が一般的
であるが、この方式では出力電圧値の変更は可能である
ものの、異なる値の高電圧を同時に生成することはでき
ない。したがって、この場合の昇圧回路５０はチャージ
ポンピング式の昇圧部を２系統内蔵する必要があり、昇
圧回路５０全体の占有面積はかなり大きく、これが不揮
発性メモリのチップ面積縮小化を阻害する要因の一つと
なっていた。
来のセルフブーストによる書き込み禁止のオペレーショ
ンでは、パス電圧Ｖｐａｓｓとして１０Ｖの電圧を必要
とするため、図７に示す昇圧回路５０は、プログラム電
圧Ｖｐｇｍとは異なる値の高電圧ＶＭを生成する必要が
ある。昇圧回路としてはチャージポンピング式が一般的
であるが、この方式では出力電圧値の変更は可能である
ものの、異なる値の高電圧を同時に生成することはでき
ない。したがって、この場合の昇圧回路５０はチャージ
ポンピング式の昇圧部を２系統内蔵する必要があり、昇
圧回路５０全体の占有面積はかなり大きく、これが不揮
発性メモリのチップ面積縮小化を阻害する要因の一つと
なっていた。
【００１６】本発明は、このような実情に鑑みてなさ
れ、セルフブースト動作による誤書き込み禁止電圧設定
を行うタイプのＮＡＮＤ型不揮発性半導体記憶装置にお
いて、その書き込み時の印加電圧として極力高電圧の使
用を回避できる書き込み方法を提供することを目的とす
る。また、本発明は、その書き込み方法の実施に好適な
不揮発性半導体記憶装置を提供することを他の目的とす
る。
れ、セルフブースト動作による誤書き込み禁止電圧設定
を行うタイプのＮＡＮＤ型不揮発性半導体記憶装置にお
いて、その書き込み時の印加電圧として極力高電圧の使
用を回避できる書き込み方法を提供することを目的とす
る。また、本発明は、その書き込み方法の実施に好適な
不揮発性半導体記憶装置を提供することを他の目的とす
る。
【００１７】
【課題を解決するための手段】本発明は、ビット線とソ
ース線の何れか一方と他方に接続された２つの選択トラ
ンジスタと、両選択トランジスタ間に列方向に直列接続
された複数のメモリトランジスタとからなるトランジス
タ列を行列状に複数配置させてメモリアレイが構成さ
れ、複数のメモリトランジスタのゲート電極を行方向の
トランジスタ列間で共通に接続した複数のワード線のう
ち、書き込みが行われる選択メモリトランジスタが接続
された選択ワード線に正の高い電圧を印加することによ
ってメモリトランジスタへの電気的なデータ書き込みを
行う不揮発性半導体記憶装置についてものもである。
ース線の何れか一方と他方に接続された２つの選択トラ
ンジスタと、両選択トランジスタ間に列方向に直列接続
された複数のメモリトランジスタとからなるトランジス
タ列を行列状に複数配置させてメモリアレイが構成さ
れ、複数のメモリトランジスタのゲート電極を行方向の
トランジスタ列間で共通に接続した複数のワード線のう
ち、書き込みが行われる選択メモリトランジスタが接続
された選択ワード線に正の高い電圧を印加することによ
ってメモリトランジスタへの電気的なデータ書き込みを
行う不揮発性半導体記憶装置についてものもである。
【００１８】上述した従来技術の問題点を解決し、上記
目的を達成するために、本発明の不揮発性半導体記憶装
置の第１の書き込み方法では、データ書き込みの際、前
記正の高い電圧印加と、前記選択ワード線以外の全ての
非選択ワード線への０Ｖまたは負の低い電圧の印加とに
よって、前記選択メモリトランジスタが接続されていな
いトランジスタ列のチャネル部電位を上昇させて当該チ
ャネル部に書き込み禁止電圧を設定する。
目的を達成するために、本発明の不揮発性半導体記憶装
置の第１の書き込み方法では、データ書き込みの際、前
記正の高い電圧印加と、前記選択ワード線以外の全ての
非選択ワード線への０Ｖまたは負の低い電圧の印加とに
よって、前記選択メモリトランジスタが接続されていな
いトランジスタ列のチャネル部電位を上昇させて当該チ
ャネル部に書き込み禁止電圧を設定する。
【００１９】また、本発明の不揮発性半導体記憶装置の
第２の書き込み方法では、データ書き込みの際、前記正
の高い電圧印加と、前記選択ワード線に隣り合う少なく
とも一方の非選択ワード線への０Ｖまたは負の低い電圧
の印加と、他の非選択ワード線への電源電圧の印加とに
よって、前記選択メモリトランジスタが接続されていな
いトランジスタ列のチャネル部電位を上昇させて当該チ
ャネル部に書き込み禁止電圧を設定する。
第２の書き込み方法では、データ書き込みの際、前記正
の高い電圧印加と、前記選択ワード線に隣り合う少なく
とも一方の非選択ワード線への０Ｖまたは負の低い電圧
の印加と、他の非選択ワード線への電源電圧の印加とに
よって、前記選択メモリトランジスタが接続されていな
いトランジスタ列のチャネル部電位を上昇させて当該チ
ャネル部に書き込み禁止電圧を設定する。
【００２０】これらの何れの方法においても、データ書
き込み時に、前記選択メモリトランジスタが接続された
選択ビット線を０Ｖで保持し、選択メモリトランジスタ
が接続されていない非選択ビット線に例えば電源電圧を
印加する。この場合、前記チャネル部への書き込み禁止
電圧の設定は、前記２つの選択トランジスタを除くトラ
ンジスタ列のチャネル部に対する低い禁止電圧設定と、
前記選択ワード線に接続された非選択メモリトランジス
タのチャネル部に対する高い禁止電圧設定との２段階で
行われる。
き込み時に、前記選択メモリトランジスタが接続された
選択ビット線を０Ｖで保持し、選択メモリトランジスタ
が接続されていない非選択ビット線に例えば電源電圧を
印加する。この場合、前記チャネル部への書き込み禁止
電圧の設定は、前記２つの選択トランジスタを除くトラ
ンジスタ列のチャネル部に対する低い禁止電圧設定と、
前記選択ワード線に接続された非選択メモリトランジス
タのチャネル部に対する高い禁止電圧設定との２段階で
行われる。
【００２１】すなわち、上述したバイアス設定条件下、
選択メモリトランジスタが接続されていないトランジス
タ列においては、ビット線側の選択トランジスタのゲー
トに例えば電源電圧を印加することによって、このビッ
ト線側の選択トランジスタが導通状態になっているの
で、非選択トランジスタ列のチャネル部がビット線印加
電圧により昇圧され、電源電圧からビット線側の選択ト
ランジスタのしきい値電圧を引いた値にまで初期充電さ
れる。当該チャネル部が電源電圧からビット線側の選択
トランジスタのしきい値電圧を引いた値を超えるとビッ
ト線側の選択トランジスタはカットオフし、メモリトラ
ンジスタ列のチャネル部が電気的なフローティング状態
となる。その後、メモリトランジスタ列のチャネル部電
位は、選択ワード線に印加されたプログラム電圧（及
び、非選択ワード線に電源電圧が印加される場合の電源
電圧）との容量カップリングにより、第１段階のセルフ
ブーストが行われ次第に上昇する。この第１段階のセル
フブーストでは、選択ワード線の印加電圧の貢献が大き
いため、チャネル電位は、選択ワード線に接続された非
選択メモリトランジスタ部分で一番高く、その隣の非選
択メモリトランジスタ部分が次に高いこととなる。した
がって、選択ワード線に接続された非選択メモリトラン
ジスタの隣の非選択メモリトランジスタのしきい値電圧
をパス電圧から引いた電位までチャネル部電位が上昇す
ると、この隣の非選択メモリトランジスタがカットオフ
する。したがって、以後は、選択ワード線に接続された
非選択メモリトランジスタについてのみ第２段階のセル
フブーストが行われ、当該非選択メモリトランジスタの
チャネル電位が、プログラム電圧とカップリング容量値
で決まる所定の電圧値まで上昇し、当該非選択メモリト
ランジスタについて書き込み禁止電圧が設定される。な
お、他の非選択メモリトランジスタは第１段階のセルフ
ブーストを受けるのみであるが、ワード線印加電圧が低
いことから充分に、書込禁止状態となっている。
選択メモリトランジスタが接続されていないトランジス
タ列においては、ビット線側の選択トランジスタのゲー
トに例えば電源電圧を印加することによって、このビッ
ト線側の選択トランジスタが導通状態になっているの
で、非選択トランジスタ列のチャネル部がビット線印加
電圧により昇圧され、電源電圧からビット線側の選択ト
ランジスタのしきい値電圧を引いた値にまで初期充電さ
れる。当該チャネル部が電源電圧からビット線側の選択
トランジスタのしきい値電圧を引いた値を超えるとビッ
ト線側の選択トランジスタはカットオフし、メモリトラ
ンジスタ列のチャネル部が電気的なフローティング状態
となる。その後、メモリトランジスタ列のチャネル部電
位は、選択ワード線に印加されたプログラム電圧（及
び、非選択ワード線に電源電圧が印加される場合の電源
電圧）との容量カップリングにより、第１段階のセルフ
ブーストが行われ次第に上昇する。この第１段階のセル
フブーストでは、選択ワード線の印加電圧の貢献が大き
いため、チャネル電位は、選択ワード線に接続された非
選択メモリトランジスタ部分で一番高く、その隣の非選
択メモリトランジスタ部分が次に高いこととなる。した
がって、選択ワード線に接続された非選択メモリトラン
ジスタの隣の非選択メモリトランジスタのしきい値電圧
をパス電圧から引いた電位までチャネル部電位が上昇す
ると、この隣の非選択メモリトランジスタがカットオフ
する。したがって、以後は、選択ワード線に接続された
非選択メモリトランジスタについてのみ第２段階のセル
フブーストが行われ、当該非選択メモリトランジスタの
チャネル電位が、プログラム電圧とカップリング容量値
で決まる所定の電圧値まで上昇し、当該非選択メモリト
ランジスタについて書き込み禁止電圧が設定される。な
お、他の非選択メモリトランジスタは第１段階のセルフ
ブーストを受けるのみであるが、ワード線印加電圧が低
いことから充分に、書込禁止状態となっている。
【００２２】上記のように動作する本発明の第１および
第２の書き込み方法では、パス電圧が最低では負電圧、
最大でも電源電圧と低く従来のような高電圧を必要とし
ないが、この電圧値は、消去状態のメモリトランジスタ
のしきい値電圧より高いことが望ましい。この非選択ワ
ード線に印加される低い電圧は、消去状態のメモリトラ
ンジスタのしきい値電圧より高くないと選択ワード線の
隣の非選択メモリトランジスタをカットオフできない一
方で、高すぎるとカットオフタイミングが遅くなり高速
プログラミングを阻害することから、最適な範囲が存在
する。
第２の書き込み方法では、パス電圧が最低では負電圧、
最大でも電源電圧と低く従来のような高電圧を必要とし
ないが、この電圧値は、消去状態のメモリトランジスタ
のしきい値電圧より高いことが望ましい。この非選択ワ
ード線に印加される低い電圧は、消去状態のメモリトラ
ンジスタのしきい値電圧より高くないと選択ワード線の
隣の非選択メモリトランジスタをカットオフできない一
方で、高すぎるとカットオフタイミングが遅くなり高速
プログラミングを阻害することから、最適な範囲が存在
する。
【００２３】一方、本発明に係る不揮発性半導体記憶装
置では、ビット線とソース線の何れか一方と他方に接続
された２つの選択トランジスタと、両選択トランジスタ
間に列方向に直列接続された複数のメモリトランジスタ
とからなるトランジスタ列を行列状に複数配置して構成
されたメモリアレイと、複数のメモリトランジスタのゲ
ート電極を行方向のトランジスタ列間で共通に接続した
複数のワード線のうち、書き込みが行われる選択メモリ
トランジスタが接続された選択ワード線に印加されるプ
ログラム電圧を電源電圧から生成する高電圧発生回路
と、前記メモリアレイの各ワード線に接続され、入力さ
れる行デコード信号に応じて、前記高電圧発生回路から
の前記プログラム電圧、前記選択ワード線以外の非選択
ワード線に印加する書き込み禁止用の電源電圧または接
地電圧の何れかを各ワード線に選択的に印加する列デコ
ード回路とを有する。
置では、ビット線とソース線の何れか一方と他方に接続
された２つの選択トランジスタと、両選択トランジスタ
間に列方向に直列接続された複数のメモリトランジスタ
とからなるトランジスタ列を行列状に複数配置して構成
されたメモリアレイと、複数のメモリトランジスタのゲ
ート電極を行方向のトランジスタ列間で共通に接続した
複数のワード線のうち、書き込みが行われる選択メモリ
トランジスタが接続された選択ワード線に印加されるプ
ログラム電圧を電源電圧から生成する高電圧発生回路
と、前記メモリアレイの各ワード線に接続され、入力さ
れる行デコード信号に応じて、前記高電圧発生回路から
の前記プログラム電圧、前記選択ワード線以外の非選択
ワード線に印加する書き込み禁止用の電源電圧または接
地電圧の何れかを各ワード線に選択的に印加する列デコ
ード回路とを有する。
【００２４】このような構成の不揮発性半導体記憶装置
では、列デコード回路によってワード線に印加される高
電圧はプログラム電圧のみであり、これに高電圧を供給
する高電圧発生回路の負担が小さくて済む。
では、列デコード回路によってワード線に印加される高
電圧はプログラム電圧のみであり、これに高電圧を供給
する高電圧発生回路の負担が小さくて済む。
【００２５】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置（不揮発性メモリ）及びその書き込み方法
を、図面を参照しながら詳細に説明する。
体記憶装置（不揮発性メモリ）及びその書き込み方法
を、図面を参照しながら詳細に説明する。
【００２６】図１は、本実施形態に係るＮＡＮＤ型不揮
発性メモリのメモリアレイを中心とした概略構成を示す
図である。図２は、図１のメモリアレイの一部を拡大し
て示す回路図である。図１のＮＡＮＤ型不揮発性メモリ
は、メモリアレイ１０、ローデコーダ２０、データラッ
チ回路群３０、カラム選択部４０および高電圧発生回路
（昇圧回路６０）を有している。
発性メモリのメモリアレイを中心とした概略構成を示す
図である。図２は、図１のメモリアレイの一部を拡大し
て示す回路図である。図１のＮＡＮＤ型不揮発性メモリ
は、メモリアレイ１０、ローデコーダ２０、データラッ
チ回路群３０、カラム選択部４０および高電圧発生回路
（昇圧回路６０）を有している。
【００２７】図１のＮＡＮＤ型不揮発性メモリのメモリ
アレイ１０は、２つの選択トランジスタと所定数（例え
ば、８個〜１６個）のメモリトランジスタを直列接続さ
せたトランジスタ列を行列状に複数配置させて構成され
ている。図１では、４つのトランジスタ列、即ちＮＡＮ
Ｄ１ａ，ＮＡＮＤ１ｂ，ＮＡＮＤｎａおよびＮＡＮＤｎ
ｂを示している。図１および図２中、ＢＬａ，ＢＬｂは
ビット線、ＳＬ１１，ＳＬｎ１はドレイン選択線、ＳＬ
１２，ＳＬｎ２はソース選択線、ＣＳＬ１，ＣＳＬｎは
共通ソース線を示す。
アレイ１０は、２つの選択トランジスタと所定数（例え
ば、８個〜１６個）のメモリトランジスタを直列接続さ
せたトランジスタ列を行列状に複数配置させて構成され
ている。図１では、４つのトランジスタ列、即ちＮＡＮ
Ｄ１ａ，ＮＡＮＤ１ｂ，ＮＡＮＤｎａおよびＮＡＮＤｎ
ｂを示している。図１および図２中、ＢＬａ，ＢＬｂは
ビット線、ＳＬ１１，ＳＬｎ１はドレイン選択線、ＳＬ
１２，ＳＬｎ２はソース選択線、ＣＳＬ１，ＣＳＬｎは
共通ソース線を示す。
【００２８】トランジスタ列ＮＡＮＤ１ａ，ＮＡＮＤｎ
ａでは、そのメモリトランジスタ列の一方端がそれぞれ
ドレイン選択トランジスタＤＳＴ１ａ，ＤＳＴｎａを介
してビット線ＢＬａに接続されている。同様に、トラン
ジスタ列ＮＡＮＤ１ｂ，ＮＡＮＤｎｂでは、そのメモリ
トランジスタ列の一方端がそれぞれドレイン選択トラン
ジスタＤＳＴ１ｂ，ＤＳＴｎｂを介してビット線ＢＬｂ
に接続されている。これに対し、ＮＡＮＤ１ａ，ＮＡＮ
Ｄ１ｂにおけるメモリトランジスタ列の他方端は、それ
ぞれソース選択トランジスタＳＳＴ２ａ，ＳＳＴ２ｂを
介して共通ソース線ＣＳＬ１に接続されている。同様
に、ＮＡＮＤｎａ，ＮＡＮＤｎｂにおけるメモリトラン
ジスタ列の他方端は、それぞれソース選択トランジスタ
ＳＳＴｎａ，ＳＳＴｎｂを介して共通ソース線ＣＳＬｎ
に接続されている。ドレイン選択トランジスタＤＳＴ１
ａ，ＤＳＴ１ｂのゲートはドレイン選択線ＳＬ１１に接
続され、ソース選択トランジスタＳＳＴ２ａ，ＳＳＴ２
ｂのゲートはソース選択線ＳＬ１２に接続されている。
同様に、ドレイン選択トランジスタＤＳＴｎａ，ＤＳＴ
ｎｂのゲートはドレイン選択線ＳＬｎ１に接続され、ソ
ース選択トランジスタＳＳＴｎａ，ＳＳＴｎｂのゲート
はソース選択線ＳＬｎ２に接続されている。これらドレ
イン選択トランジスタＤＳＴ１ａ，ＤＳＴ１ｂ，ＤＳＴ
ｎａ，ＤＳＴｎｂそれぞれは接続されたドレイン選択線
ＳＬ１１またはＳＬｎ１の何れかにより制御され、ま
た、ソース選択トランジスタＳＳＴ１ａ，ＳＳＴ１ｂ，
ＳＳＴｎａ，ＳＳＴｎｂのそれぞれは接続されたソース
選択線ＳＬ１２またはＳＬｎ２の何れかにより制御され
る。
ａでは、そのメモリトランジスタ列の一方端がそれぞれ
ドレイン選択トランジスタＤＳＴ１ａ，ＤＳＴｎａを介
してビット線ＢＬａに接続されている。同様に、トラン
ジスタ列ＮＡＮＤ１ｂ，ＮＡＮＤｎｂでは、そのメモリ
トランジスタ列の一方端がそれぞれドレイン選択トラン
ジスタＤＳＴ１ｂ，ＤＳＴｎｂを介してビット線ＢＬｂ
に接続されている。これに対し、ＮＡＮＤ１ａ，ＮＡＮ
Ｄ１ｂにおけるメモリトランジスタ列の他方端は、それ
ぞれソース選択トランジスタＳＳＴ２ａ，ＳＳＴ２ｂを
介して共通ソース線ＣＳＬ１に接続されている。同様
に、ＮＡＮＤｎａ，ＮＡＮＤｎｂにおけるメモリトラン
ジスタ列の他方端は、それぞれソース選択トランジスタ
ＳＳＴｎａ，ＳＳＴｎｂを介して共通ソース線ＣＳＬｎ
に接続されている。ドレイン選択トランジスタＤＳＴ１
ａ，ＤＳＴ１ｂのゲートはドレイン選択線ＳＬ１１に接
続され、ソース選択トランジスタＳＳＴ２ａ，ＳＳＴ２
ｂのゲートはソース選択線ＳＬ１２に接続されている。
同様に、ドレイン選択トランジスタＤＳＴｎａ，ＤＳＴ
ｎｂのゲートはドレイン選択線ＳＬｎ１に接続され、ソ
ース選択トランジスタＳＳＴｎａ，ＳＳＴｎｂのゲート
はソース選択線ＳＬｎ２に接続されている。これらドレ
イン選択トランジスタＤＳＴ１ａ，ＤＳＴ１ｂ，ＤＳＴ
ｎａ，ＤＳＴｎｂそれぞれは接続されたドレイン選択線
ＳＬ１１またはＳＬｎ１の何れかにより制御され、ま
た、ソース選択トランジスタＳＳＴ１ａ，ＳＳＴ１ｂ，
ＳＳＴｎａ，ＳＳＴｎｂのそれぞれは接続されたソース
選択線ＳＬ１２またはＳＬｎ２の何れかにより制御され
る。
【００２９】本例における各メモリトランジスタ列は、
８個のメモリトランジスタを直列接続されてなり、それ
ぞれドレイン選択線、及びワード線により制御される。
すなわち、図２に示すトランジスタ列ＮＡＮＤ１ａにお
いて、ドレイン選択トランジスタＤＳＴ１ａを制御する
ドレイン選択線ＳＬ１１によってメモリトランジスタ列
のチャネル部（電流チャネルとなる素子形成領域の表面
部分）のビット線ＢＬａとの接続が制御され、またメモ
リトランジスタＭ１ａ１〜Ｍ１ａ８はそれぞれワード線
ＷＬ１１〜ＷＬ１８により制御される。同様に、トラン
ジスタ列ＮＡＮＤ１ｂにおいて、ドレイン選択トランジ
スタＤＳＴ１ｂを制御するドレイン選択線ＳＬ１１によ
ってメモリトランジスタ列のチャネル部のビット線ＢＬ
ｂとの接続が制御され、またメモリトランジスタＭ１ｂ
１〜Ｍ１ｂ８はそれぞれワード線ＷＬ１１〜ＷＬ１８に
より制御される。
８個のメモリトランジスタを直列接続されてなり、それ
ぞれドレイン選択線、及びワード線により制御される。
すなわち、図２に示すトランジスタ列ＮＡＮＤ１ａにお
いて、ドレイン選択トランジスタＤＳＴ１ａを制御する
ドレイン選択線ＳＬ１１によってメモリトランジスタ列
のチャネル部（電流チャネルとなる素子形成領域の表面
部分）のビット線ＢＬａとの接続が制御され、またメモ
リトランジスタＭ１ａ１〜Ｍ１ａ８はそれぞれワード線
ＷＬ１１〜ＷＬ１８により制御される。同様に、トラン
ジスタ列ＮＡＮＤ１ｂにおいて、ドレイン選択トランジ
スタＤＳＴ１ｂを制御するドレイン選択線ＳＬ１１によ
ってメモリトランジスタ列のチャネル部のビット線ＢＬ
ｂとの接続が制御され、またメモリトランジスタＭ１ｂ
１〜Ｍ１ｂ８はそれぞれワード線ＷＬ１１〜ＷＬ１８に
より制御される。
【００３０】ビット線ＢＬａはデータラッチ回路ＳＡａ
に接続され、ビット線ＢＬｂはデータラッチ回路ＳＡｂ
に接続されている。本発明における昇圧回路５０は、デ
ータプログラム動作時に高電圧ＶＰＰを発生し、ローデ
コーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）を供給
する。
に接続され、ビット線ＢＬｂはデータラッチ回路ＳＡｂ
に接続されている。本発明における昇圧回路５０は、デ
ータプログラム動作時に高電圧ＶＰＰを発生し、ローデ
コーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）を供給
する。
【００３１】図３は、図２のメモリアレイ部分の平面
図、図４は図３のII−II線に沿った断面図、図５は図３
のIII −III 線に沿った断面図である。図３〜図５中、
符号ＦＧはメモリトランジスタのフローティングゲー
ト、ＣＧはワード線を兼用するメモリトランジスタのコ
ントロールゲート、ＢＣａ，ＢＣｂはビットコンタクト
を示す。また、符号１はｐ型シリコンウェーハ等の半導
体基板、１ａはｎ型不純物が導入された深いｎウェル、
１ｂはｐ型不純物が導入されたｐウェル、２は素子分離
領域、４は素子分離領域の周囲に形成されるｐウェルの
表面領域から構成された当該トランジスタ列のチャネル
部、６はトンネル絶縁膜、８はゲート間絶縁膜、１０は
層間絶縁層である。本例における深いｎウェル１ａは、
半導体基板１がｐ型であることから、これとｐウェル１
ｂを電気的に分離する目的で設けられたものであり、Ｃ
ＭＯＳ周辺回路におけるｎウェルと同時形成される。半
導体基板をｎ型とした場合は、深いｎウェル１ａを省略
することができる。トランジスタ列のチャネル部４は、
主として、ドレイン選択トランジスタＤＳＴ１ａ，ＤＳ
Ｔ１ｂのドレイン領域４ａ、メモリトランジスタＭ１ａ
１〜Ｍ１ａ８及びＭ１ｂ１〜Ｍ１ｂ８のソース・ドレイ
ン領域４ｂ、ソース選択トランジスタＳＳＴ２ａ，ＳＳ
Ｔ２ｂのソース領域４ｃ（共通ソース線ＣＳＬ１と兼
用）から構成されている。
図、図４は図３のII−II線に沿った断面図、図５は図３
のIII −III 線に沿った断面図である。図３〜図５中、
符号ＦＧはメモリトランジスタのフローティングゲー
ト、ＣＧはワード線を兼用するメモリトランジスタのコ
ントロールゲート、ＢＣａ，ＢＣｂはビットコンタクト
を示す。また、符号１はｐ型シリコンウェーハ等の半導
体基板、１ａはｎ型不純物が導入された深いｎウェル、
１ｂはｐ型不純物が導入されたｐウェル、２は素子分離
領域、４は素子分離領域の周囲に形成されるｐウェルの
表面領域から構成された当該トランジスタ列のチャネル
部、６はトンネル絶縁膜、８はゲート間絶縁膜、１０は
層間絶縁層である。本例における深いｎウェル１ａは、
半導体基板１がｐ型であることから、これとｐウェル１
ｂを電気的に分離する目的で設けられたものであり、Ｃ
ＭＯＳ周辺回路におけるｎウェルと同時形成される。半
導体基板をｎ型とした場合は、深いｎウェル１ａを省略
することができる。トランジスタ列のチャネル部４は、
主として、ドレイン選択トランジスタＤＳＴ１ａ，ＤＳ
Ｔ１ｂのドレイン領域４ａ、メモリトランジスタＭ１ａ
１〜Ｍ１ａ８及びＭ１ｂ１〜Ｍ１ｂ８のソース・ドレイ
ン領域４ｂ、ソース選択トランジスタＳＳＴ２ａ，ＳＳ
Ｔ２ｂのソース領域４ｃ（共通ソース線ＣＳＬ１と兼
用）から構成されている。
【００３２】図３の平面図に示すように、このＮＡＮＤ
型フラッシュメモリのメモリアレイにおいて、各トラン
ジスタ列間は、例えばトレンチ又はＬＯＣＯＳ(Local O
xideof Silicon)等の素子分離領域２により電気的に絶
縁分離され、これにより各トランジスタ列のチャネル部
４が形成されている。チャネル部４の一方側には、列方
向に隣接するトランジスタ列と共有するビットコンタク
トＢＣａ又はＢＣｂが設けられ、他方側は共通ソース線
ＣＳＬ１に連続している。
型フラッシュメモリのメモリアレイにおいて、各トラン
ジスタ列間は、例えばトレンチ又はＬＯＣＯＳ(Local O
xideof Silicon)等の素子分離領域２により電気的に絶
縁分離され、これにより各トランジスタ列のチャネル部
４が形成されている。チャネル部４の一方側には、列方
向に隣接するトランジスタ列と共有するビットコンタク
トＢＣａ又はＢＣｂが設けられ、他方側は共通ソース線
ＣＳＬ１に連続している。
【００３３】メモリトランジスタは、図４及び図５の断
面図に示すように、そのチャネル形成領域（ソース・ド
レイン領域４ｂ同士に挟まれた基板表面領域）上に、ト
ンネル絶縁膜６、フローティングゲートＦＧ、ゲート間
絶縁膜８、コントロールゲートＣＧが積層されて構成さ
れている。これらの各層の材料および膜厚に限定はない
が、一例を挙げるならば、以下の如くである。すなわ
ち、トンネル絶縁膜６は、熱酸化シリコン膜または熱酸
化シリコンと酸化窒化シリコンとの積層膜からなり、そ
の膜厚は１０ｎｍ弱である。フローティングゲートＦＧ
は、不純物が導入されて導電化されたポリシリコン(dop
ed poly-Si) からなり、膜厚は数１０ｎｍ〜１００ｎｍ
程度である。中間絶縁膜８は、ＯＮＯ膜が一般的で、膜
厚は数１０ｎｍ程度である。コントロールゲートＣＧは
配線層（ワード線ＷＬ）を兼ねるので低抵抗化のため、
数１０ｎｍ〜１００ｎｍ程度のdoped poly-Si と、例え
ばＷＳｉx 等の高融点金属シリサイド（１００ｎｍ〜１
５０ｎｍ程度）との積層膜とするのが一般的である。
面図に示すように、そのチャネル形成領域（ソース・ド
レイン領域４ｂ同士に挟まれた基板表面領域）上に、ト
ンネル絶縁膜６、フローティングゲートＦＧ、ゲート間
絶縁膜８、コントロールゲートＣＧが積層されて構成さ
れている。これらの各層の材料および膜厚に限定はない
が、一例を挙げるならば、以下の如くである。すなわ
ち、トンネル絶縁膜６は、熱酸化シリコン膜または熱酸
化シリコンと酸化窒化シリコンとの積層膜からなり、そ
の膜厚は１０ｎｍ弱である。フローティングゲートＦＧ
は、不純物が導入されて導電化されたポリシリコン(dop
ed poly-Si) からなり、膜厚は数１０ｎｍ〜１００ｎｍ
程度である。中間絶縁膜８は、ＯＮＯ膜が一般的で、膜
厚は数１０ｎｍ程度である。コントロールゲートＣＧは
配線層（ワード線ＷＬ）を兼ねるので低抵抗化のため、
数１０ｎｍ〜１００ｎｍ程度のdoped poly-Si と、例え
ばＷＳｉx 等の高融点金属シリサイド（１００ｎｍ〜１
５０ｎｍ程度）との積層膜とするのが一般的である。
【００３４】選択トランジスタＤＳＴ１ａ，ＤＳＴ１ｂ
及びＳＳＴ２ａ，ＳＳＴ２ｂは、チャネル形成領域上に
ゲート間絶縁膜８を介して選択線ＳＬ１１又はＳＬ１２
となる単層のゲート電極が積層された通常のＭＯＳ電極
構造を有している。ビットコンタクトＢＣａ，ＢＣｂ
は、層間絶縁層１０に開孔されたコンタクト孔内を、図
示のようにビット線を構成する金属膜材（例えば、Ａ
ｌ）を埋め込むか、例えばＴｉ／ＴｉＮ等の密着層を介
在させてＷ等の金属プラグで埋め込むことにより形成さ
れている。ビット線ＢＬａ，ＢＬｂは、図示のようにＡ
ｌの単層膜とするか、Ａｌ等の主配線層の上下を反射防
止層（又は保護層）とバリアメタルで挟んだ３層構造を
有している。
及びＳＳＴ２ａ，ＳＳＴ２ｂは、チャネル形成領域上に
ゲート間絶縁膜８を介して選択線ＳＬ１１又はＳＬ１２
となる単層のゲート電極が積層された通常のＭＯＳ電極
構造を有している。ビットコンタクトＢＣａ，ＢＣｂ
は、層間絶縁層１０に開孔されたコンタクト孔内を、図
示のようにビット線を構成する金属膜材（例えば、Ａ
ｌ）を埋め込むか、例えばＴｉ／ＴｉＮ等の密着層を介
在させてＷ等の金属プラグで埋め込むことにより形成さ
れている。ビット線ＢＬａ，ＢＬｂは、図示のようにＡ
ｌの単層膜とするか、Ａｌ等の主配線層の上下を反射防
止層（又は保護層）とバリアメタルで挟んだ３層構造を
有している。
【００３５】つぎに、本発明の書き込み方法を、上述し
た不揮発性メモリに適用した場合を例として説明する。
なお、ここでの書き込みは、図２のワード線ＷＬ１８に
接続されたメモリトランジスタＭ１ａ８にデータを書き
込み、同じワード線に接続されたメモリトランジスタＭ
１ｂ８の書き込み禁止電圧をセルフブーストにより設定
する場合とする。
た不揮発性メモリに適用した場合を例として説明する。
なお、ここでの書き込みは、図２のワード線ＷＬ１８に
接続されたメモリトランジスタＭ１ａ８にデータを書き
込み、同じワード線に接続されたメモリトランジスタＭ
１ｂ８の書き込み禁止電圧をセルフブーストにより設定
する場合とする。
【００３６】この書き込みに先立って、メモリトランジ
スタはデータ消去がされている。ＮＡＮＤ型不揮発性メ
モリの消去動作は、全てのワード線を接地電位０Ｖと
し、半導体基板内に形成されたｐ型ウェル１ｂ（及び深
いｎウェル１ａ）に例えば２０Ｖの高電圧を印加するこ
とによって行われる。これにより、２０Ｖの高電圧が印
加された全てのメモリトランジスタのフローティングゲ
ートＦＧから、ＦＮ(Fowler Nordheim) トンネルリング
によってトンネル絶縁膜６を通して電荷（電子）が基板
側に引き抜かれる。その結果、各メモリトランジスタ
は、そのしきい値電圧は−３Ｖ〜−４Ｖ程度になり、デ
ィプレッション型となる。
スタはデータ消去がされている。ＮＡＮＤ型不揮発性メ
モリの消去動作は、全てのワード線を接地電位０Ｖと
し、半導体基板内に形成されたｐ型ウェル１ｂ（及び深
いｎウェル１ａ）に例えば２０Ｖの高電圧を印加するこ
とによって行われる。これにより、２０Ｖの高電圧が印
加された全てのメモリトランジスタのフローティングゲ
ートＦＧから、ＦＮ(Fowler Nordheim) トンネルリング
によってトンネル絶縁膜６を通して電荷（電子）が基板
側に引き抜かれる。その結果、各メモリトランジスタ
は、そのしきい値電圧は−３Ｖ〜−４Ｖ程度になり、デ
ィプレッション型となる。
【００３７】この状態で、デコード信号を受けたローデ
コーダ２０および図示せぬカラムデコーダが、データを
書き込むべきメモリトランジスタＭ１ａ８を選択し、ビ
ット線およびワード線等の電圧設定を行う。具体的に
は、カラムデコーダに制御されたカラム選択部４０が、
選択メモリトランジスタＭ１ａ８が接続された選択ビッ
ト線ＢＬａに共通電圧（例えば、０Ｖ）、非選択ビット
線ＢＬｂに電源電圧ＶCC（例えば、３．３Ｖ）を印加
し、ローデコーダ２０が、ドレイン選択線ＳＬ１１に電
源電圧ＶCC、ソース選択線ＳＬ１２に共通電圧をそれぞ
れ印加する。この状態で、ローデコーダ２０が、選択メ
モリトランジスタＭ１ａ８が接続された選択ワード線Ｗ
Ｌ１８にプログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）、
非選択ワード線ＷＬ１１〜ＷＬ１７にパス電圧Ｖｐａｓ
ｓとして０Ｖ又は負の電圧（本例では０Ｖ）を印加す
る。プログラム電圧Ｖｐｇｍは、図１の昇圧回路６０で
生成され、ローデコーダ２０に供給されたものである。
コーダ２０および図示せぬカラムデコーダが、データを
書き込むべきメモリトランジスタＭ１ａ８を選択し、ビ
ット線およびワード線等の電圧設定を行う。具体的に
は、カラムデコーダに制御されたカラム選択部４０が、
選択メモリトランジスタＭ１ａ８が接続された選択ビッ
ト線ＢＬａに共通電圧（例えば、０Ｖ）、非選択ビット
線ＢＬｂに電源電圧ＶCC（例えば、３．３Ｖ）を印加
し、ローデコーダ２０が、ドレイン選択線ＳＬ１１に電
源電圧ＶCC、ソース選択線ＳＬ１２に共通電圧をそれぞ
れ印加する。この状態で、ローデコーダ２０が、選択メ
モリトランジスタＭ１ａ８が接続された選択ワード線Ｗ
Ｌ１８にプログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）、
非選択ワード線ＷＬ１１〜ＷＬ１７にパス電圧Ｖｐａｓ
ｓとして０Ｖ又は負の電圧（本例では０Ｖ）を印加す
る。プログラム電圧Ｖｐｇｍは、図１の昇圧回路６０で
生成され、ローデコーダ２０に供給されたものである。
【００３８】その結果、選択ビット線ＢＬａに接続され
たトランジスタ列ＮＡＮＤ１ａにおいては、プログラム
電圧Ｖｐｇｍが印加された選択メモリトランジスタＭ１
ａ８のみ、フローティングゲートＦＧ中に電子が基板側
から注入されて、選択メモリトランジスタＭ１ａ８のし
きい値電圧は正方向にシフトして、例えば１Ｖ〜２Ｖ程
度になる。また、ゲートに０Ｖが印加された非選択メモ
リトランジスタＭ１ａ１〜Ｍ１ａ７では、ｐウェル１ｂ
に対する印加電圧差がないので電子注入は起こらず、プ
ログラムされない。
たトランジスタ列ＮＡＮＤ１ａにおいては、プログラム
電圧Ｖｐｇｍが印加された選択メモリトランジスタＭ１
ａ８のみ、フローティングゲートＦＧ中に電子が基板側
から注入されて、選択メモリトランジスタＭ１ａ８のし
きい値電圧は正方向にシフトして、例えば１Ｖ〜２Ｖ程
度になる。また、ゲートに０Ｖが印加された非選択メモ
リトランジスタＭ１ａ１〜Ｍ１ａ７では、ｐウェル１ｂ
に対する印加電圧差がないので電子注入は起こらず、プ
ログラムされない。
【００３９】一方、非選択ビット線ＢＬｂに接続された
トランジスタ列ＮＡＮＤ１ｂにおいて、ソース選択線Ｓ
Ｌ１２の電圧（ゲート印加電圧）は０Ｖなのでソース選
択トランジスタＳＳＴ２ｂはカットオフし、ドレイン選
択トランジスタＤＳＴ１ｂは、ドレイン選択線ＳＬ１１
の印加電圧が電源電圧ＶCCであるから導通状態となる。
導通状態のドレイン選択トランジスタＤＳＴ１ｂにビッ
ト線電圧が伝わり始め、そのチャネル部が電源電圧ＶCC
から当該ドレイン選択トランジスタＤＳＴ１ｂのしきい
値電圧Ｖthst1 を差し引いた電圧値（ＶCC−Ｖthst1 ）
まで充電されると、ドレイン選択トランジスタＤＳＴ１
ｂがカットオフする。したがって、メモリトランジスタ
列のチャネル部がビット線ＢＬｂから切り離されてフロ
ーティング状態になり、以後は、当該チャネル部電位が
ゲート印加電圧との容量カップリングにより自動的に昇
圧（セルフブースト）される。この第１段階のセルフブ
ーストは、非選択ワード線に印加したパス電圧Ｖｐａｓ
ｓが０Ｖ以下と低いため、選択ワード線ＷＬ１８の印加
電圧であるプログラム電圧Ｖｐｇｍのみで行われる。メ
モリトランジスタ列のチャネル部は、コントロールゲー
トＣＧ（選択ワード線）とフローティングゲートＦＧの
結合容量値、フローティングゲートＦＧとｐウェル１ｂ
又はソース・ドレイン領域４ｂとの結合容量値の合成容
量でプログラム電圧Ｖｐｇｍと容量カップリングしてお
り、このため徐々に電位上昇する。この電位上昇したチ
ャネル部の電位分布は、プログラム電圧Ｖｐｇｍが印加
された非選択メモリトランジスタＭ１ｂ８部分で最も電
位が高く、次に高いのが隣の非選択メモリトランジスタ
Ｍ１ｂ７のチャネル部分である。したがって、非選択メ
モリトランジスタＭ１ｂ７の消去状態のしきい値電圧を
Ｖthe とすると、チャネル部電位が（Ｖｐａｓｓ（０
Ｖ）−Ｖthe ）を超えたところで、次に非選択メモリト
ランジスタＭ１ｂ７がカットオフする。このため、以後
は、プログラム電圧Ｖｐｇｍにより昇圧されるのは非選
択メモリトランジスタＭ１ｂ８のみとなり、第２段階の
セルフブーストが始まる。この第２段階のセルフブース
トでは、非選択メモリトランジスタＭ１ｂ８の結合容量
のみでチャネル電位の昇圧が行われるので、更に高い電
位まで急速にチャネル電位が上昇した後に飽和する。こ
の結果、プログラム電圧Ｖｐｇｍが印加された非選択メ
モリトランジスタＭ１ｂ８について書き込みが禁止され
る。なお、他の非選択メモリトランジスタＭ１ｂ１〜Ｍ
１ｂ７は、第１段階でチャネル部電位の上昇は終了する
が、ワード線電圧（Ｖｐａｓｓ）が低いことから充分な
書き込み禁止状態となっている。
トランジスタ列ＮＡＮＤ１ｂにおいて、ソース選択線Ｓ
Ｌ１２の電圧（ゲート印加電圧）は０Ｖなのでソース選
択トランジスタＳＳＴ２ｂはカットオフし、ドレイン選
択トランジスタＤＳＴ１ｂは、ドレイン選択線ＳＬ１１
の印加電圧が電源電圧ＶCCであるから導通状態となる。
導通状態のドレイン選択トランジスタＤＳＴ１ｂにビッ
ト線電圧が伝わり始め、そのチャネル部が電源電圧ＶCC
から当該ドレイン選択トランジスタＤＳＴ１ｂのしきい
値電圧Ｖthst1 を差し引いた電圧値（ＶCC−Ｖthst1 ）
まで充電されると、ドレイン選択トランジスタＤＳＴ１
ｂがカットオフする。したがって、メモリトランジスタ
列のチャネル部がビット線ＢＬｂから切り離されてフロ
ーティング状態になり、以後は、当該チャネル部電位が
ゲート印加電圧との容量カップリングにより自動的に昇
圧（セルフブースト）される。この第１段階のセルフブ
ーストは、非選択ワード線に印加したパス電圧Ｖｐａｓ
ｓが０Ｖ以下と低いため、選択ワード線ＷＬ１８の印加
電圧であるプログラム電圧Ｖｐｇｍのみで行われる。メ
モリトランジスタ列のチャネル部は、コントロールゲー
トＣＧ（選択ワード線）とフローティングゲートＦＧの
結合容量値、フローティングゲートＦＧとｐウェル１ｂ
又はソース・ドレイン領域４ｂとの結合容量値の合成容
量でプログラム電圧Ｖｐｇｍと容量カップリングしてお
り、このため徐々に電位上昇する。この電位上昇したチ
ャネル部の電位分布は、プログラム電圧Ｖｐｇｍが印加
された非選択メモリトランジスタＭ１ｂ８部分で最も電
位が高く、次に高いのが隣の非選択メモリトランジスタ
Ｍ１ｂ７のチャネル部分である。したがって、非選択メ
モリトランジスタＭ１ｂ７の消去状態のしきい値電圧を
Ｖthe とすると、チャネル部電位が（Ｖｐａｓｓ（０
Ｖ）−Ｖthe ）を超えたところで、次に非選択メモリト
ランジスタＭ１ｂ７がカットオフする。このため、以後
は、プログラム電圧Ｖｐｇｍにより昇圧されるのは非選
択メモリトランジスタＭ１ｂ８のみとなり、第２段階の
セルフブーストが始まる。この第２段階のセルフブース
トでは、非選択メモリトランジスタＭ１ｂ８の結合容量
のみでチャネル電位の昇圧が行われるので、更に高い電
位まで急速にチャネル電位が上昇した後に飽和する。こ
の結果、プログラム電圧Ｖｐｇｍが印加された非選択メ
モリトランジスタＭ１ｂ８について書き込みが禁止され
る。なお、他の非選択メモリトランジスタＭ１ｂ１〜Ｍ
１ｂ７は、第１段階でチャネル部電位の上昇は終了する
が、ワード線電圧（Ｖｐａｓｓ）が低いことから充分な
書き込み禁止状態となっている。
【００４０】上述した印加電圧と各段階におけるチャネ
ル部電位の関係は、ドレイン選択トランジスタのチャネ
ル電位をＶｃｈ１、第１段階のセルフブーストによる最
終的なチャネル電位をＶｃｈ２、第２段階のセルフブー
ストによる最終的なチャネル電位、即ち非選択メモリト
ランジスタＭ１ｂ８の書き込み禁止電位をＶｃｈ３とす
ると、次式のように表すことができる。なお、この場合
のパス電圧Ｖｐａｓｓは０Ｖである。
ル部電位の関係は、ドレイン選択トランジスタのチャネ
ル電位をＶｃｈ１、第１段階のセルフブーストによる最
終的なチャネル電位をＶｃｈ２、第２段階のセルフブー
ストによる最終的なチャネル電位、即ち非選択メモリト
ランジスタＭ１ｂ８の書き込み禁止電位をＶｃｈ３とす
ると、次式のように表すことができる。なお、この場合
のパス電圧Ｖｐａｓｓは０Ｖである。
【００４１】
【数１】 Ｖｃｈ１≦（ＶCC−Ｖthst1 ）＜Ｖｃｈ２、 Ｖｃｈ２≦ (Ｖｐａｓｓ−Ｖthe)＜Ｖｃｈ３ ・・・（１）
【００４２】上記（１）式を満たすように各印加電圧及
びしきい値電圧の設定を行うと、プログラム電圧Ｖｐｇ
ｍのみによるセルフブースト動作が可能となる。この結
果、選択ワード線ＷＬ１８に接続された非選択メモリト
ランジスタＭ１ｂ８について書き込み電圧が設定され、
書き込みが禁止される。なお、パス電圧Ｖｐａｓｓとし
て従来は高電圧（１０Ｖ）を印加したが、本例では０Ｖ
又は負の低い電圧で済む。このため、昇圧回路６０はプ
ログラム電圧Ｖｐｇｍ専用にでき、その回路的な負担が
小さく、占有面積も小さいといった利点がある。
びしきい値電圧の設定を行うと、プログラム電圧Ｖｐｇ
ｍのみによるセルフブースト動作が可能となる。この結
果、選択ワード線ＷＬ１８に接続された非選択メモリト
ランジスタＭ１ｂ８について書き込み電圧が設定され、
書き込みが禁止される。なお、パス電圧Ｖｐａｓｓとし
て従来は高電圧（１０Ｖ）を印加したが、本例では０Ｖ
又は負の低い電圧で済む。このため、昇圧回路６０はプ
ログラム電圧Ｖｐｇｍ専用にでき、その回路的な負担が
小さく、占有面積も小さいといった利点がある。
【００４３】以上は非選択ワード線の印加電圧（Ｖｐａ
ｓｓ）を基準電圧０Ｖとした場合であるが、本発明では
必ずしも全ての非選択ワード線に０Ｖ又は負電圧を印加
する必要がない。以下、非選択ワード線の印加電圧を変
えた場合について説明する。
ｓｓ）を基準電圧０Ｖとした場合であるが、本発明では
必ずしも全ての非選択ワード線に０Ｖ又は負電圧を印加
する必要がない。以下、非選択ワード線の印加電圧を変
えた場合について説明する。
【００４４】非選択ワード線印加電圧の変更例 図６は、図２に対応した回路図から非選択ワード線の印
加電圧を変更した図である。なお、ここでは、メモリト
ランジスタＭ１ａ３にデータを書き込み、メモリトラン
ジスタＭ１ｂ３に書き込み禁止電圧を設定する場合につ
いて説明する。
加電圧を変更した図である。なお、ここでは、メモリト
ランジスタＭ１ａ３にデータを書き込み、メモリトラン
ジスタＭ１ｂ３に書き込み禁止電圧を設定する場合につ
いて説明する。
【００４５】この書き込みに先立って、メモリトランジ
スタはデータ消去がされ、そのしきい値電圧は−３Ｖ〜
−４Ｖ程度になりディプレッション型となっているの
は、先の図２の場合と同様である。
スタはデータ消去がされ、そのしきい値電圧は−３Ｖ〜
−４Ｖ程度になりディプレッション型となっているの
は、先の図２の場合と同様である。
【００４６】この状態で、データを書き込むべきメモリ
トランジスタＭ１ａ３が選択され、先の場合と同様、選
択ビット線ＢＬａに接地電圧（０Ｖ）、非選択ビット線
ＢＬｂに電源電圧ＶCC（例えば、３．３Ｖ）が印加さ
れ、ドレイン選択線ＳＬ１１に電源電圧ＶCC、ソース選
択線ＳＬ１２に０Ｖが印加される。この状態で、ローデ
コーダ２０が選択ワード線ＷＬ１３にプログラム電圧Ｖ
ｐｇｍ（例えば、１８Ｖ）を印加する。また、選択ワー
ド線ＷＬ１３に隣接する非選択ワード線の少なくとも一
方に０Ｖ又は負の電圧が印加される。本例では、図６に
示すように、非選択ワード線ＷＬ１２とＷＬ１４の双方
に０Ｖが印加された場合を例示している。書き込み動作
は、先の図２の場合と同様である。
トランジスタＭ１ａ３が選択され、先の場合と同様、選
択ビット線ＢＬａに接地電圧（０Ｖ）、非選択ビット線
ＢＬｂに電源電圧ＶCC（例えば、３．３Ｖ）が印加さ
れ、ドレイン選択線ＳＬ１１に電源電圧ＶCC、ソース選
択線ＳＬ１２に０Ｖが印加される。この状態で、ローデ
コーダ２０が選択ワード線ＷＬ１３にプログラム電圧Ｖ
ｐｇｍ（例えば、１８Ｖ）を印加する。また、選択ワー
ド線ＷＬ１３に隣接する非選択ワード線の少なくとも一
方に０Ｖ又は負の電圧が印加される。本例では、図６に
示すように、非選択ワード線ＷＬ１２とＷＬ１４の双方
に０Ｖが印加された場合を例示している。書き込み動作
は、先の図２の場合と同様である。
【００４７】一方、書き込み禁止電圧設定に関し、本発
明における０Ｖ又は負の電圧の印加は、最低でも、選択
ワード線のビット線側に隣接する非選択ワード線のみで
よく、これにより前記（１）式が満たされることを条件
に上述した２段階のセルフブースト動作が達成可能とな
る。なお、図６のように共通ソース線側の非選択ワード
線ＷＬ１４に低い電圧を印加すると、第２段階のセルフ
ブースト動作時に、非選択メモリトランジスタＭ１ｂ５
〜Ｍ１ｂ８を切り離すことにより、先の図２の場合と同
様に書き込みを禁止したい非選択メモリトランジスタＭ
１ｂ３のみセルフブーストができ、ブースト効率が高く
なる意味で好ましい。また、本例のように、その他の非
選択メモリトランジスタＭ１ｂ１及びＭ１ｂ５〜Ｍ１ｂ
８にパス電圧Ｖｐａｓｓとして電源電圧ＶCCを印加して
おくと、第１段階のセルフブースト効率が高くなる意味
で好ましい。一方、前記（１）式の（Ｖｐａｓｓ−Ｖｔ
ｈ）の項におけるＶｐａｓｓは本例では０Ｖまたは負電
圧であることから、第１段階から第２段階のセルフブー
ストに切り替わる電圧は先の例と同じである。したがっ
て、他のＶｐａｓｓをＶｃｃと高くしたことにより、そ
れだけ全体のブースト効率も向上する。
明における０Ｖ又は負の電圧の印加は、最低でも、選択
ワード線のビット線側に隣接する非選択ワード線のみで
よく、これにより前記（１）式が満たされることを条件
に上述した２段階のセルフブースト動作が達成可能とな
る。なお、図６のように共通ソース線側の非選択ワード
線ＷＬ１４に低い電圧を印加すると、第２段階のセルフ
ブースト動作時に、非選択メモリトランジスタＭ１ｂ５
〜Ｍ１ｂ８を切り離すことにより、先の図２の場合と同
様に書き込みを禁止したい非選択メモリトランジスタＭ
１ｂ３のみセルフブーストができ、ブースト効率が高く
なる意味で好ましい。また、本例のように、その他の非
選択メモリトランジスタＭ１ｂ１及びＭ１ｂ５〜Ｍ１ｂ
８にパス電圧Ｖｐａｓｓとして電源電圧ＶCCを印加して
おくと、第１段階のセルフブースト効率が高くなる意味
で好ましい。一方、前記（１）式の（Ｖｐａｓｓ−Ｖｔ
ｈ）の項におけるＶｐａｓｓは本例では０Ｖまたは負電
圧であることから、第１段階から第２段階のセルフブー
ストに切り替わる電圧は先の例と同じである。したがっ
て、他のＶｐａｓｓをＶｃｃと高くしたことにより、そ
れだけ全体のブースト効率も向上する。
【００４８】この結果、選択ワード線ＷＬ１３に接続さ
れた非選択メモリトランジスタＭ１ｂ３について書き込
み電圧が設定され、書き込みが禁止される。なお、本例
におけるパス電圧Ｖｐａｓｓとしては、従来の高電圧に
代えて例えば３．３Ｖ程度の電源電圧で済むので、昇圧
回路６０の負担が小さくてすみ占有面積も小さいといっ
た効果は先の例と同様である。
れた非選択メモリトランジスタＭ１ｂ３について書き込
み電圧が設定され、書き込みが禁止される。なお、本例
におけるパス電圧Ｖｐａｓｓとしては、従来の高電圧に
代えて例えば３．３Ｖ程度の電源電圧で済むので、昇圧
回路６０の負担が小さくてすみ占有面積も小さいといっ
た効果は先の例と同様である。
【００４９】なお、上述した２段階のセルフブースト動
作では、後段ほどブースト対象となるトランジスタ数を
限定することから、一般に、（Ｖｐａｓｓ−Ｖthe)の項
をできるだけ低くする必要がある。（Ｖｐａｓｓ−Ｖth
e)を低くするには、書き込みを禁止するメモリトランジ
スタの隣に印加するパス電圧Ｖｐａｓｓを低くするか、
消去時のしきい値電圧Ｖthe を高くするとよい。このう
ち、消去時のしきい値電圧Ｖthe を高くすると、書き込
み状態と消去状態とのしきい値電圧幅（ウィンドウ幅）
を減少させ問題も多い。したがって、パス電圧Ｖｐａｓ
ｓを出来るだけ低く設定することが全体のブースト効率
向上に寄与し、本発明におけるパス電圧Ｖｐａｓｓに０
Ｖのほか負電圧も含ませている理由がここにある。ただ
し、パス電圧Ｖｐａｓｓが小さすぎて消去時のしきい値
電圧Ｖthe 以下となると、選択ワード線に隣接した非選
択トランジスタ（図２ではＭ１ｂ７，図６ではＭ１ｂ
２）がカットオフできなくなる。つまり、パス電圧Ｖｐ
ａｓｓは、０Ｖ以下で消去時のしきい値電圧Ｖthe より
大きい範囲内に設定することが望ましい。
作では、後段ほどブースト対象となるトランジスタ数を
限定することから、一般に、（Ｖｐａｓｓ−Ｖthe)の項
をできるだけ低くする必要がある。（Ｖｐａｓｓ−Ｖth
e)を低くするには、書き込みを禁止するメモリトランジ
スタの隣に印加するパス電圧Ｖｐａｓｓを低くするか、
消去時のしきい値電圧Ｖthe を高くするとよい。このう
ち、消去時のしきい値電圧Ｖthe を高くすると、書き込
み状態と消去状態とのしきい値電圧幅（ウィンドウ幅）
を減少させ問題も多い。したがって、パス電圧Ｖｐａｓ
ｓを出来るだけ低く設定することが全体のブースト効率
向上に寄与し、本発明におけるパス電圧Ｖｐａｓｓに０
Ｖのほか負電圧も含ませている理由がここにある。ただ
し、パス電圧Ｖｐａｓｓが小さすぎて消去時のしきい値
電圧Ｖthe 以下となると、選択ワード線に隣接した非選
択トランジスタ（図２ではＭ１ｂ７，図６ではＭ１ｂ
２）がカットオフできなくなる。つまり、パス電圧Ｖｐ
ａｓｓは、０Ｖ以下で消去時のしきい値電圧Ｖthe より
大きい範囲内に設定することが望ましい。
【００５０】
【発明の効果】以上説明してきたように、本発明に係る
不揮発性半導体記憶装置及びその書き込み方法によれ
ば、セルフブースト動作による書き込み禁止電圧の設定
を行う際の非選択ワード線のうち、少なくとも選択ワー
ド線に隣接する非選択ワード線の何れか一方（ｎチャネ
ル型ではビット線側の非選択ワード線、ｐチャネル型で
は逆側）の印加電圧を０Ｖ又は負の低い（また、望まし
くは消去時のメモリトランジスタのしきい値電圧より大
きい）電圧を印加し、他の非選択ワード線には０Ｖ又は
電源電圧を印加することから、書き込み時に必要な高電
圧は選択ワード線に印加するプログラム電圧のみであ
る。したがって、高電圧発生回路の回路的な負担が小さ
く、その占有面積を従来より縮小できる。この結果とし
て、チップの面積縮小化および低コスト化が図れ、大容
量な不揮発性半導体記憶装置の実現に本発明が寄与す
る。
不揮発性半導体記憶装置及びその書き込み方法によれ
ば、セルフブースト動作による書き込み禁止電圧の設定
を行う際の非選択ワード線のうち、少なくとも選択ワー
ド線に隣接する非選択ワード線の何れか一方（ｎチャネ
ル型ではビット線側の非選択ワード線、ｐチャネル型で
は逆側）の印加電圧を０Ｖ又は負の低い（また、望まし
くは消去時のメモリトランジスタのしきい値電圧より大
きい）電圧を印加し、他の非選択ワード線には０Ｖ又は
電源電圧を印加することから、書き込み時に必要な高電
圧は選択ワード線に印加するプログラム電圧のみであ
る。したがって、高電圧発生回路の回路的な負担が小さ
く、その占有面積を従来より縮小できる。この結果とし
て、チップの面積縮小化および低コスト化が図れ、大容
量な不揮発性半導体記憶装置の実現に本発明が寄与す
る。
【図１】本発明の実施形態に係るＮＡＮＤ型不揮発性メ
モリのメモリアレイを中心とした概略構成を示す図であ
る。
モリのメモリアレイを中心とした概略構成を示す図であ
る。
【図２】図１のメモリアレイの一部を拡大して示す回路
図である。
図である。
【図３】図２と同じ図１のメモリアレイ部分の平面図で
ある。
ある。
【図４】図３のII−II線に沿った断面図である。
【図５】図３のIII −III 線に沿った断面図である。
【図６】ワード線印加電圧の変更例を示す図２と同じ回
路図である。
路図である。
【図７】従来のＮＡＮＤ型不揮発性メモリのメモリアレ
イを中心とした概略構成を示す図である。
イを中心とした概略構成を示す図である。
【図８】図６の従来のＮＡＮＤ型不揮発性メモリにおい
て、セルフブースト動作による書き込み禁止電圧設定を
行う場合のバイアス設定を示すメモリアレイの一部拡大
図である。
て、セルフブースト動作による書き込み禁止電圧設定を
行う場合のバイアス設定を示すメモリアレイの一部拡大
図である。
１…半導体基板、１ａ…深いｎウェル、１ｂ…ｐウェ
ル、２…素子分離領域、４…トランジスタ列のチャネル
部、４ａ…ドレイン領域、４ｂ…ソース・ドレイン領
域、４ｃ…ソース領域、６…トンネル絶縁膜、８…ゲー
ト間絶縁膜、９…層間絶縁層、１０…メモリアレイ、２
０…ローデコーダ、３０…センスアンプ群、４０…カラ
ム選択部、６０…昇圧回路、ＢＬ…ビット線、ＷＬ…ワ
ード線、ＳＬ…選択線、ＣＳＬ…共通ソース線、ＤＳＴ
…ドレイン選択トランジスタ、ＳＳＴ…ソース選択トラ
ンジスタ、Ｍ…メモリトランジスタ、ＮＡＮＤ…トラン
ジスタ列、ＦＧ…フローティングゲート、ＣＧ…コント
ロールゲート、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ
…パス電圧、ＶＣ…コントロールゲート電位、ＶＦ…フ
ローティングゲート電位、Ｖｃｈ１…ドレイン選択トラ
ンジスタのカットオフ直前のチャネル部電位、Ｖｃｈ２
…第１段階のセルフブーストにより昇圧した最終のチャ
ネル電位、Ｖｃｈ３…第２段階のセルフブーストにより
昇圧した最終のチャネル電位（書き込み禁止設定電
位）、Ｖthst1 …ドレイン選択トランジスタのしきい値
電圧、Ｖthe …メモリトランジスタの消去状態のしきい
値電圧、ＶCC…電源電圧、ＧＮＤ…接地電位（基準電
位）。
ル、２…素子分離領域、４…トランジスタ列のチャネル
部、４ａ…ドレイン領域、４ｂ…ソース・ドレイン領
域、４ｃ…ソース領域、６…トンネル絶縁膜、８…ゲー
ト間絶縁膜、９…層間絶縁層、１０…メモリアレイ、２
０…ローデコーダ、３０…センスアンプ群、４０…カラ
ム選択部、６０…昇圧回路、ＢＬ…ビット線、ＷＬ…ワ
ード線、ＳＬ…選択線、ＣＳＬ…共通ソース線、ＤＳＴ
…ドレイン選択トランジスタ、ＳＳＴ…ソース選択トラ
ンジスタ、Ｍ…メモリトランジスタ、ＮＡＮＤ…トラン
ジスタ列、ＦＧ…フローティングゲート、ＣＧ…コント
ロールゲート、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ
…パス電圧、ＶＣ…コントロールゲート電位、ＶＦ…フ
ローティングゲート電位、Ｖｃｈ１…ドレイン選択トラ
ンジスタのカットオフ直前のチャネル部電位、Ｖｃｈ２
…第１段階のセルフブーストにより昇圧した最終のチャ
ネル電位、Ｖｃｈ３…第２段階のセルフブーストにより
昇圧した最終のチャネル電位（書き込み禁止設定電
位）、Ｖthst1 …ドレイン選択トランジスタのしきい値
電圧、Ｖthe …メモリトランジスタの消去状態のしきい
値電圧、ＶCC…電源電圧、ＧＮＤ…接地電位（基準電
位）。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】ビット線とソース線の何れか一方と他方に
接続された２つの選択トランジスタと、両選択トランジ
スタ間に列方向に直列接続された複数のメモリトランジ
スタとからなるトランジスタ列を行列状に複数配置させ
てメモリアレイが構成され、複数のメモリトランジスタ
のゲート電極を行方向のトランジスタ列間で共通に接続
した複数のワード線のうち、書き込みが行われる選択メ
モリトランジスタが接続された選択ワード線に正の高い
電圧を印加することによってメモリトランジスタへの電
気的なデータ書き込みを行う不揮発性半導体記憶装置の
書き込み方法であって、 前記データ書き込みの際、前記正の高い電圧印加と、前
記選択ワード線以外の全ての非選択ワード線への０Ｖま
たは負の低い電圧の印加とによって、前記選択メモリト
ランジスタが接続されていないトランジスタ列のチャネ
ル部電位を上昇させて当該チャネル部に書き込み禁止電
圧を設定する不揮発性半導体記憶装置の書き込み方法。 - 【請求項２】前記データ書き込み時に、前記選択メモリ
トランジスタが接続された選択ビット線は０Ｖで保持
し、 選択メモリトランジスタが接続されていない非選択ビッ
ト線に電源電圧を印加する請求項１に記載の不揮発性半
導体記憶装置の書き込み方法。 - 【請求項３】前記０Ｖまたは負の低い電圧は、消去状態
のメモリトランジスタのしきい値電圧より高い請求項１
に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項４】前記チャネル部への書き込み禁止電圧の設
定は、前記２つの選択トランジスタを除くトランジスタ
列のチャネル部に対する低い禁止電圧設定と、前記選択
ワード線に接続された非選択メモリトランジスタのチャ
ネル部に対する高い禁止電圧設定との２段階で行われる
請求項１に記載の不揮発性半導体記憶装置の書き込み方
法。 - 【請求項５】ビット線とソース線の何れか一方と他方に
接続された２つの選択トランジスタと、両選択トランジ
スタ間に列方向に直列接続された複数のメモリトランジ
スタとからなるトランジスタ列を行列状に複数配置させ
てメモリアレイが構成され、複数のメモリトランジスタ
のゲート電極を行方向のトランジスタ列間で共通に接続
した複数のワード線のうち、書き込みが行われる選択メ
モリトランジスタが接続された選択ワード線に正の高い
電圧を印加することによってメモリトランジスタへの電
気的なデータ書き込みを行う不揮発性半導体記憶装置の
書き込み方法であって、 前記データ書き込みの際、前記正の高い電圧印加と、前
記選択ワード線に隣り合う少なくとも一方の非選択ワー
ド線への０Ｖまたは負の低い電圧の印加と、他の非選択
ワード線への電源電圧の印加とによって、前記選択メモ
リトランジスタが接続されていないトランジスタ列のチ
ャネル部電位を上昇させて当該チャネル部に書き込み禁
止電圧を設定する不揮発性半導体記憶装置の書き込み方
法。 - 【請求項６】前記データ書き込み時に、前記選択メモリ
トランジスタが接続された選択ビット線は０Ｖで保持
し、 選択メモリトランジスタが接続されていない非選択ビッ
ト線に電源電圧を印加する請求項５に記載の不揮発性半
導体記憶装置の書き込み方法。 - 【請求項７】前記０Ｖまたは負の低い電圧は、消去状態
のメモリトランジスタのしきい値電圧より高い請求項５
に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項８】前記チャネル部への書き込み禁止電圧の設
定は、前記２つの選択トランジスタを除くトランジスタ
列のチャネル部に対する低い禁止電圧設定と、前記選択
ワード線に接続された非選択メモリトランジスタのチャ
ネル部に対する高い禁止電圧設定との２段階で行われる
請求項５に記載の不揮発性半導体記憶装置の書き込み方
法。 - 【請求項９】ビット線とソース線の何れか一方と他方に
接続された２つの選択トランジスタと、両選択トランジ
スタ間に列方向に直列接続された複数のメモリトランジ
スタとからなるトランジスタ列を行列状に複数配置して
構成されたメモリアレイと、 複数のメモリトランジスタのゲート電極を行方向のトラ
ンジスタ列間で共通に接続した複数のワード線のうち、
書き込みが行われる選択メモリトランジスタが接続され
た選択ワード線に印加されるプログラム電圧を電源電圧
から生成する高電圧発生回路と、 前記メモリアレイの各ワード線に接続され、入力される
行デコード信号に応じて、前記高電圧発生回路からの前
記プログラム電圧、前記選択ワード線以外の非選択ワー
ド線に印加する書き込み禁止用の電源電圧または接地電
圧の何れかを各ワード線に選択的に印加する列デコード
回路とを有する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24318797A JPH1187662A (ja) | 1997-09-08 | 1997-09-08 | 不揮発性半導体記憶装置及びその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24318797A JPH1187662A (ja) | 1997-09-08 | 1997-09-08 | 不揮発性半導体記憶装置及びその書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187662A true JPH1187662A (ja) | 1999-03-30 |
Family
ID=17100128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24318797A Pending JPH1187662A (ja) | 1997-09-08 | 1997-09-08 | 不揮発性半導体記憶装置及びその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187662A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039225A (ja) * | 2002-07-08 | 2004-02-05 | Hynix Semiconductor Inc | フラッシュメモリ素子におけるトリムビット信号生成回路 |
| KR100474201B1 (ko) * | 2002-05-17 | 2005-03-08 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리의 워드 라인 디코더 |
| JP2006294207A (ja) | 2005-04-11 | 2006-10-26 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリ素子のリカバリ方法 |
| KR100642187B1 (ko) | 2003-09-08 | 2006-11-10 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치 |
| KR100699370B1 (ko) | 2004-04-23 | 2007-03-27 | 가부시끼가이샤 도시바 | 부유 게이트 및 제어 게이트를 각각 구비하는 복수의ｍｏｓ 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드 |
| JP2011523156A (ja) * | 2008-05-07 | 2011-08-04 | アプルス フラッシュ テクノロジー アイエヌシー | Ｎａｎｄベースｎｍｏｓｎｏｒフラッシュメモリセル／アレイ及びその製造方法 |
| US9443596B2 (en) | 2013-03-15 | 2016-09-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of programming the same |
-
1997
- 1997-09-08 JP JP24318797A patent/JPH1187662A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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