JPH1188132A

JPH1188132A - パルス発生回路およびそれを用いたイメージセンサ装置

Info

Publication number: JPH1188132A
Application number: JP9238047A
Authority: JP
Inventors: Tronnamchai Kleison; トロンナムチャイクライソン
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1997-09-03
Filing date: 1997-09-03
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】簡略な構成で、各パルスが任意の幅を持つパル
ス列を発生できるパルス発生回路を提供する。【解決手段】静電容量Ｃ２と抵抗Ｒ２の遅れ回路を用い
て、入力信号Ｚ１の立ち上がりエッジから所定時定数で
変化する中間信号Ｙ２を発生し、Ｚ１とＹ２を入力とす
るＮＡＮＤゲート５から所定幅のパルスＺ２を出力する
回路を複数個用い、前段の出力を次段の入力として直列
接続したパルス発生回路であって、Ｃ２の充電経路のイ
ンピーダンスを放電経路のインピーダンスよりも無視で
きるほど小さくするように、抵抗Ｒ２と並列にダイオー
ドＤ１を接続したパルス発生回路。充電時には急速充電
され、放電時には正規の時定数で放電される。そのため
出力パルス幅を大きくするため時定数を大きく設定して
も、充電の立上りが速いのでＹ２を十分立ち上げること
ができ、Ｚ１のパルス幅に制限されずに出力パルス幅を
任意に設定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パルス発生回
路、例えばイメージセンサの出力微分回路を駆動するた
めのパルス列を発生するパルス発生回路およびそれを応
用したイメージセンサ装置に関する。

【０００２】

【従来の技術】従来におけるパルス発生回路としては、
例えば「猪飼國夫著“ディジタル・システムの設計”Ｃ
Ｑ出版株式会社昭和６１年８月２０日第１３版発行
第１９頁」に記載された回路がある。この回路は、入力
信号の立ち上がりエッジに合わせて所定幅のパルスを一
つだけ出す回路である。簡単に構成を説明すると、まず
入力信号Ｘがインバータを介して抵抗Ｒと静電容量Ｃか
らなるＣＲ遅れ回路に導入される。このＣＲ遅れ回路の
出力ＹがＮＡＮＤゲートの一方の入力に接続され、ＮＡ
ＮＤゲートの他方の入力には入力信号Ｘが接続されてい
る。ここで、入力信号Ｘが“低”状態にあるとするとＣ
Ｒ遅れ回路の出力Ｙが“高”であり、従ってＮＡＮＤゲ
ートの出力Ｚが“高”になっている。その状態から入力
信号Ｘが“高”へ変化すると、静電容量Ｃに蓄積してい
た電荷が抵抗Ｒおよびインバータを介して放電されるた
め、ＣＲ遅れ回路の出力Ｙが徐々に立ち下がる。そして
上記ＹがＮＡＮＤゲートの閾値Ｖ_T以下になるまでの
間、ＮＡＮＤゲートの出力Ｚは“低”となる。上記Ｙが
閾値Ｖ_Tより小さくなると出力Ｚは“高”に戻り、その
後、入力信号Ｘが立ち下がっても出力Ｚは“高”のまま
になっている。すなわち、入力信号Ｘが“低”から
“高”に変化する毎に、その立上りエッジに合わせて一
つのパルスを出力することになる。このパルスのパルス
幅はＣＲ遅れ回路の時定数に応じた値になる。上記のよ
うな回路を多段直列に接続すれば、各回路毎に位相のず
れた複数のパルスを出力させる回路を構成できるものと
考えられる。

【０００３】図９は、上記のごとき一つのパルスを出力
する回路を２段直列に接続し、各回路毎に位相のずれた
パルスを出力する回路であり、図１０は図９における各
部の信号波形図である。図９において、入力信号Ｘ（ス
トローブパルス）はインバータ１を介して、抵抗Ｒ１と
静電容量Ｃ１とからなる遅れ回路に入力する。また、Ｎ
ＡＮＤゲート２の二つの入力端子には、上記入力信号Ｘ
と上記遅れ回路の出力Ｙ１とがそれぞれ入力する。上記
の部分が１段目のパルス発生回路である。そして、上記
と同様に、インバータ４、抵抗Ｒ２と静電容量Ｃ２から
なる遅れ回路、およびＮＡＮＤゲート５は２段目のパル
ス発生回路を構成している。そして２段目のパルス発生
回路の入力信号として、１段目のＮＡＮＤゲート２の出
力Ｚ１が与えられる。また、３と６はインバータであ
り、それぞれ１段目のＮＡＮＤゲート２の出力Ｚ１と２
段目のＮＡＮＤゲート５の出力Ｚ２とを反転し、それぞ
れ１段目のパルス発生回路の出力Ｔ１、２段目のパルス
発生回路の出力Ｔ２として出力する。上記のように構成
すれば、図１０のＴ１、Ｔ２に示すように、位相のずれ
た二つのパルスを出力することが出来、さらに多段に接
続すれば、その段数に対応したパルス数のパルス列を得
ることができるものと考えられる。

【０００４】また、異なったパルス幅のパルスを順々に
発生させる一般的な方法として、クロックを計数する方
法が用いられている。すなわち、ストローブの立ち上が
りエッジに合わせてクロックを発生させ、そのクロック
をカウントし、或る数から或る数まで継続するパルスを
出力させる方法である。

【０００５】

【発明が解決しようとする課題】しかし、前記のように
従来のパルス発生回路を多段直列に接続した回路の場合
には次のような問題があり、実用上支障を生じる。以
下、図９および図１０に基づいて説明する。１段目のＮ
ＡＮＤゲート２の出力Ｚ１が“高”の間、２段目の遅れ
回路の出力Ｙ２は“低”状態にある。この状態から出力
Ｚ１が“低”に変化すると出力Ｙ２は所定の時定数で立
ち上がり、図１０のＹ２の破線で示すようになる。その
後、出力Ｚ１が“高”に戻るとＹ２は立ち下がり始め
る。上記の出力Ｚ１が“高”に戻った時点から出力Ｙ２
が閾値Ｖ_T以下になるまでの間、２段目のＮＡＮＤゲー
ト５の出力Ｚ２が“低”になり、それに対応して２段目
の出力パルスＴ２が出力される。上記のように、２段目
の出力Ｙ２は１段目の出力Ｚ１の“低”、“高”の変化
に応じて立ち上がり、立ち下がるが、そのときの時定数
は２段目の遅れ回路の抵抗Ｒ２と静電容量Ｃ２との積Ｒ
２・Ｃ２に対応する。そして２段目のＮＡＮＤゲート５
の出力Ｚ２（２段目のパルス回路出力Ｔ２に対応）のパ
ルス幅を大きくするためには、２段目の出力Ｙ２の立ち
下がりをゆっくりさせる必要があるため、時定数Ｒ２・
Ｃ２を大きくしなければならない。しかし、Ｒ２・Ｃ２
を大きくすると、当然に出力Ｙ２の立上がりも遅くな
り、図１０のＹ２に実線で示すようになる。出力Ｚ１が
“高”に戻ってＹ２が立ち下がり始めた際、Ｙ２の値が
閾値Ｖ_Tを越えていなければ、２段目のＮＡＮＤゲート
５の出力Ｚ２は、実線で示すように“高”状態のままに
なり、したがって２段目の出力Ｔ２は出力されないこと
になる。

【０００６】上記のように図９の回路においては、２段
目の出力Ｔ２のパルス幅を大きくしようとすると、遅れ
回路の充電時間を長くする、すなわち１段目の出力Ｚ１
のパルス幅を大きくする必要があるため、後段のパルス
幅が前段の出力パルス幅によって制限され、各パルスが
任意のパルス幅を持つパルス列を作ることが出来ない、
という問題があった。例えばイメージセンサの出力を制
御する回路においては、位相のずれたパルス幅の異なる
複数のパルスが必要であるが、前記のごとき多段接続の
回路ではパルス幅の異なる複数のパルスを得ることは困
難であった。

【０００７】また、従来用いられているクロックをカウ
ントする方法では、高周波クロックを必要としているた
め、発生する雑音が多いという問題がある。また、クロ
ックをカウントするためのカウンタを必要とし、特に各
パルスの幅が大きく異なっている場合には、カウントし
なければならない回数が増えるため、回路の規模が大き
くなってしまう、という問題があった。

【０００８】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、第１の目的は、簡
略な構成で、各パルスが任意のパルス幅を持つパルス列
を作ることが出来るパルス発生回路を提供することであ
る。また、第２の目的は、上記のパルス発生回路を用い
て、小規模な付加回路でエッジ検出の容易な微分画像を
出力できるイメージセンサ装置を提供することである。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。まず、請求項１に記載の発明において
は、静電容量を用いて、入力信号の立ち上がりエッジか
ら所定時定数で徐々に変化する中間信号を発生し、前記
入力信号と前記中間信号との論理演算によって所定幅の
パルスを発生するパルス発生回路を複数個用い、前段の
パルス発生回路の出力が次段のパルス発生回路の入力と
なるように直列に接続したパルス発生回路であって、前
記静電容量と電源間の充電経路のインピーダンスを、前
記静電容量と接地間の放電経路のインピーダンスに比べ
て無視できるほど小さく設定するように構成している。

【００１０】上記のように、構成したことにより、静電
容量の充電時には急速に充電が行なわれ、放電時には正
規の時定数で放電が行なわれる。そのため、出力するパ
ルス幅を大きな値にするために時定数を大きな値にして
も、充電の立上りが速いので、中間信号を十分に立ち上
げることが出来る。したがって前段の出力パルス幅に制
限されることなく、任意のパルス幅のパルスを出力する
ことが出来るので、このようなパルス発生回路を多段に
接続すれば、各パルス毎に任意のパルス幅を有するパル
ス列を、簡単な回路で作ることが出来る。上記の構成
は、例えば後記図１、図３または図４に示す実施の形態
に相当する。また、上記の中間信号とは、例えば図１、
図３等における遅れ回路の出力Ｙ１、Ｙ２に相当する。

【００１１】また、請求項２は、請求項１のより具体的
な構成を示すものであり、充放電経路の抵抗と並列に一
方向性素子（例えばダイオードやトランジスタ）を接続
し、放電時には静電容量から抵抗を介して放電電流が制
限されて放電され、充電時には充電電流が前記抵抗を通
らずに急速に流れるようにしたものである。上記の構成
は、例えば後記図１に示す実施の形態に相当する。

【００１２】また、請求項３も、請求項１のより具体的
な構成を示すものであり、静電容量と電源間に、充電時
にオンになるスイッチング素子を接続し、放電時には静
電容量から抵抗を介して放電電流が制限されて放電さ
れ、充電時には充電電流が前記抵抗を通らずに急速に流
れるようにしたものである。

【００１３】次に、請求項４に記載の発明は、請求項１
とは逆に、入力信号の立ち下がりエッジに同期したパル
スを発生する回路であり、静電容量と接地間の放電経路
のインピーダンスを、充電経路のインピーダンスに比べ
て無視できるほど小さく設定したものである。このよう
に構成したことにより、静電容量の放電時には急速に放
電が行なわれ、充電時には正規の時定数で充電が行なわ
れる。そのため、出力するパルス幅を大きな値にするた
めに時定数を大きな値にしても、放電時の立ち下がりが
速いので、中間信号を十分に立ち下げることが出来る。
したがって前段の出力パルス幅に制限されることなく、
任意のパルス幅のパルスを出力することが出来るので、
このようなパルス発生回路を多段に接続すれば、各パル
ス毎に任意のパルス幅を有するパルス列を、簡単な回路
で作ることが出来る。上記の構成は、例えば後記図５に
示す実施の形態に相当する。

【００１４】また、請求項５および請求項６は、請求項
４のより具体的な構成を示すものであり、請求項５は前
記請求項２に対応し、請求項６は前記請求項３に対応す
る構成である。なお、請求項５の構成は、例えば後記図
１に示す実施の形態でダイオードの方向を逆にしたもの
（詳細説明は図５の次に記載）に相当し、請求項６の構
成は、例えば後記図３に示す実施の形態でｐ型ＭＯＳＦ
ＥＴ７を削除し、代わりにｎ型ＭＯＳＦＥＴを静電容量
Ｃ２と並列に接続したもの（詳細説明は図５の次に記
載）に相当する。

【００１５】次に、請求項７に記載の発明は、請求項１
〜請求項６に記載のパルス発生回路を応用したイメージ
センサ装置であり、イメージセンサ装置の３個のスイッ
チを制御する制御用パルスを発生する回路として、請求
項１乃至請求項６の何れかに記載のパルス発生回路にお
いて３段直列接続した回路を用いたものである。上記の
構成は、例えば後記図７に示す実施の形態に相当する。

【００１６】

【発明の効果】本発明によれば、前段の出力パルス幅に
制限されることなく、任意のパルス幅のパルスを出力す
ることが出来る。そして、このようなパルス発生回路を
多段に接続すれば、各パルス毎に任意のパルス幅を有す
るパルス列を作ることが出来る。また、高周波クロック
が不要なため雑音が少なく、さらに、同じ回路をパルス
の個数分だけ並べれば良いので、回路が簡単で規模も小
さくできる、等の効果が得られる。また、本発明のパル
ス発生回路を、イメージセンサの出力微分回路の各スイ
ッチを制御する制御用パルスとして応用することによ
り、カウンタ等を用いることなしに、簡単構成で微分画
像が得られる、という効果が得られる。

【００１７】

【発明の実施の形態】図１は本発明の第１の実施の形態
を示す回路図であり、図２は図１における信号波形図で
ある。まず構成を説明すると、Ｘは入力信号（ストロー
ブパルス）、１はインバータ、２はＮＡＮＤゲート、Ｒ
１は抵抗、Ｃ１は静電容量であり、これらの部分が１段
目のパルス発生回路を形成している。また、４はインバ
ータ、５はＮＡＮＤゲート、Ｒ２は抵抗、Ｃ２は静電容
量、Ｄ１はダイオードであり、これらの部分が２段目の
パルス発生回路を形成している。そして１段目のＮＡＮ
Ｄゲート２の出力Ｚ１が２段目の入力信号として接続さ
れている。また、抵抗Ｒ１と静電容量Ｃ１は遅れ回路を
形成し、その出力をＹ１とする。また、抵抗Ｒ２と静電
容量Ｃ２とダイオードＤ１も遅れ回路を形成し、その出
力をＹ２とする。また、３はインバータであり、１段目
のＮＡＮＤゲート２の出力Ｚ１を反転して１段目の出力
パルスＴ１としている。同様に、６はインバータであ
り、２段目のＮＡＮＤゲート５の出力Ｚ２を反転して２
段目の出力パルスＴ２としている。なお、図１において
は、それぞれＺ１、Ｚ２を反転した信号を出力パルスＴ
１、Ｔ２としているが、Ｚ１、Ｚ２のままで用いること
もできる。

【００１８】また、２段目の遅れ回路においては、ダイ
オードＤ１のカソードが静電容量Ｃ２に、アノードがイ
ンバータ４の出力に接続されており、インバータ４を介
して電源から静電容量Ｃ２が充電される場合には、ダイ
オードＤ１が導通して抵抗Ｒ２を短絡し、逆に、静電容
量Ｃ２からインバータ４を介して接地端子に放電する場
合には、ダイオードＤ１が遮断されて抵抗Ｒ２が挿入さ
れるように構成されている。

【００１９】以下、図１および図２に基づいて動作を説
明する。まず、１段目のパルス発生回路においては、入
力信号Ｘがインバータ１を介して抵抗Ｒ１と静電容量Ｃ
１からなる遅れ回路に導入される。この遅れ回路の出力
Ｙ１がＮＡＮＤゲート２の一方の入力に接続され、ＮＡ
ＮＤゲート２の他方の入力には入力信号Ｘが接続されて
いる。ここで、入力信号Ｘが“低”状態になると、イン
バータ１の出力が“高”になり、静電容量Ｃ１は抵抗Ｒ
１を介して所定の時定数で充電され、出力Ｙ１が“高”
になる。従ってＮＡＮＤゲート２の出力Ｚ１は“高”に
なる。その状態から入力信号Ｘが“高”へ変化すると、
静電容量Ｃ１に蓄積していた電荷が抵抗Ｒ１およびイン
バータ１を介して所定の時定数で放電されるため、遅れ
回路の出力Ｙ１が徐々に立ち下がる。そして入力信号Ｘ
が“高”に立ち上がってから上記Ｙ１がＮＡＮＤゲート
２の閾値Ｖ_T以下になるまでの間、ＮＡＮＤゲート２の
出力Ｚ１は“低”となる。上記Ｙ１が閾値Ｖ_Tより小さ
くなると出力Ｚ１は“高”に戻り、その後、入力信号Ｘ
が立ち下がっても出力Ｚ１は“高”のままになってい
る。この出力Ｚ１をインバータ３で反転した信号を１段
目の出力パルスＴ１とする。すなわち、入力信号Ｘが
“低”から“高”に変化する毎に、その立上りエッジに
合わせて一つのパルスＴ１を出力することになる。

【００２０】次に、２段目のパルス発生回路において
は、１段目の出力Ｚ１がインバータ４を介して抵抗Ｒ２
と静電容量Ｃ２とダイオードＤ１からなる遅れ回路に導
入される。この遅れ回路の出力Ｙ２がＮＡＮＤゲート５
の一方の入力に接続され、ＮＡＮＤゲート５の他方の入
力には１段目の出力Ｚ１が接続されている。

【００２１】ここで、１段目の出力Ｚ１が“低”状態に
なると、インバータ４の出力が“高”になり、静電容量
Ｃ２が充電される。この場合にはダイオードＤ１が順方
向なので、ダイオードＤ１が導通して抵抗Ｒ２を短絡す
る。したがって静電容量Ｃ２は急速に充電され、出力Ｙ
１は短い時間で“高”になる。その状態から１段目の出
力Ｚ１が“高”へ変化すると、インバータ４の出力が
“低”になり、静電容量Ｃ２に蓄積していた電荷が放電
する。しかし、この場合には、ダイオードＤ１が逆方向
なので、静電容量Ｃ２の電荷は抵抗Ｒ２およびインバー
タ４を介して所定の時定数でゆっくり放電されるため、
遅れ回路の出力Ｙ２は徐々に立ち下がる。そして１段目
の出力Ｚ１が“高”に立ち上がってから上記Ｙ２がＮＡ
ＮＤゲート５の閾値Ｖ_T以下になるまでの間、ＮＡＮＤ
ゲート５の出力Ｚ２は“低”となる。上記Ｙ２が閾値Ｖ
_Tより小さくなると出力Ｚ２は“高”に戻る。

【００２２】上記のように、２段目のパルス発生回路に
おいては、静電容量Ｃ２の充電時は抵抗Ｒ２を短絡する
ので、急速に充電が行なわれ、放電時には、抵抗Ｒ２が
挿入されて正規の時定数Ｒ２・Ｃ２で放電が行なわれ
る。そのため、２段目の出力Ｚ２（したがってＴ２）の
パルス幅を大きな値にするためにＣ２とＲ２による時定
数を大きな値にしても、立上りが速いので、出力Ｙ２を
十分に立ち上げることが出来る。したがって１段目の出
力Ｚ１のパルス幅に制限されることなしに２段目の出力
Ｚ２のパルス幅を任意に設定することが出来る。例え
ば、図２においては、１段目の出力Ｚ１よりも２段目の
出力Ｚ２のパルス幅を大きな値にした場合を示してい
る。

【００２３】上記のように、ダイオードＤ１を付加して
静電容量Ｃ２の充電経路のインピーダンスを放電経路の
それに比べて無視できるほど小さくすることにより、前
段の出力パルス幅に制限されることなく、任意のパルス
幅のパルスを出力することが出来る。そして、このよう
なパルス発生回路を多段に接続すれば、各パルス毎に任
意のパルス幅を有するパルス列を作ることが出来る。

【００２４】また、本実施の形態の回路は、ＣＲ遅れ回
路とダイオード等による簡単な構成であり、高周波クロ
ックを必要としないため、雑音が少なく、かつ、カウン
タも必要ないため、極めて簡略な構成で実現できる。

【００２５】なお、図１の回路において、１段目のパル
ス発生回路にはダイオードを設けていない場合を例示し
たが、２段目のようなダイオードを設けたパルス発生回
路を１段目にも用いても勿論かまわない。

【００２６】次に、図３は、本発明の第２の実施の形態
を示す回路図である。図３において、７はｐ型ＭＯＳＦ
ＥＴであり、その他、図１と同符号は同じものを示す。
ｐ型ＭＯＳＦＥＴ７は、そのソースが電源に、ドレイン
が静電容量Ｃ２と抵抗Ｒ２との接続点に、ゲートが１段
目の出力Ｚ１（２段目の入力）に、それぞれ接続されて
いる。

【００２７】以下、動作を説明する。２段目の入力Ｚ１
が“高”から“低”に変化すると、ｐ型ＭＯＳＦＥＴ７
がターンオンし、静電容量Ｃ２を電源に接続する。その
結果、静電容量Ｃ２が直ちに充電される。一方、２段目
の入力Ｚ１が“低”から“高”に変化すると、ｐ型ＭＯ
ＳＦＥＴ７がターンオフし、静電容量Ｃ２の電荷は抵抗
Ｒ２を介して放電されるので、徐々にしか放電できず、
そのときの時定数はＲ２・Ｃ２である。その他の基本的
動作は、前記図１の場合と同様である。したがって図３
の場合にも、前記図１と同様に、静電容量Ｃ２の充電経
路のインピーダンスを放電経路のそれに比べて無視でき
るほど小さくすることが出来るので、前段の出力パルス
幅に制限されることなく、任意のパルス幅のパルスを出
力することが出来る。

【００２８】また、本実施の形態の回路においても、Ｃ
Ｒ遅れ回路とＭＯＳＦＥＴ等による簡単な構成であり、
高周波クロックを必要としないため、雑音が少なく、か
つ、カウンタも必要ないため、極めて簡略な構成で実現
できる。

【００２９】なお、図３の回路において、１段目のパル
ス発生回路にはＭＯＳＦＥＴを設けていない場合を例示
したが、２段目のようなＭＯＳＦＥＴを設けたパルス発
生回路を１段目にも用いても勿論かまわない。

【００３０】また、回路を同一基板上に集積する際に
は、図１のようなダイオードを用いるよりも、図３のよ
うなＭＯＳＦＥＴを用いる方が簡単に実現できる、とい
う利点がある。すなわち、図１の回路におけるダイオー
ドＤ１は両端が電源または接地から離れているため、こ
のような接続のｐｎ接合を基板内に形成すると、同時に
寄生バイポーラトランジスタが形成される。そして、そ
の寄生バイポーラトランジスタによる悪影響を避けるた
めには基板構成上に種々の工夫が必要であり、製造工程
も複雑になる。それに比較してＭＯＳＦＥＴを形成する
場合には、上記のような問題が生じることはなく、簡単
な工程で形成できる。

【００３１】次に、図４は、本発明の第３の実施の形態
を示す回路図である。図４において、８および１０はｐ
型ＭＯＳＦＥＴ、９および１１はｎ型ＭＯＳＦＥＴであ
り、その他、前記図３と同符号は同じものを示す。この
回路では、図３におけるインバータ１、４の代わりにｎ
型ＭＯＳＦＥＴ９、１１が設けられている。１段目の回
路においては、ｎ型ＭＯＳＦＥＴ９のソースは接地に、
ドレインは抵抗Ｒ１の一端に、ゲートは入力信号Ｘに、
それぞれ接続されている。また、２段目の回路において
は、ｎ型ＭＯＳＦＥＴ１１のソースは接地に、ドレイン
は抵抗Ｒ２の一端に、ゲートは１段目の出力Ｚ１（２段
目の入力）に、それぞれ接続されている。

【００３２】以下、１段目の回路について動作を説明す
る。２段目でも同様である。入力信号Ｘが“高”から
“低”に変化すると、ｐ型ＭＯＳＦＥＴ８がターンオン
し、静電容量Ｃ１を電源に接続するため、静電容量Ｃ１
は直ちに充電される。この際、ｎ型ＭＯＳＦＥＴ９はオ
フである。一方、入力信号Ｘが“低”から“高”に変化
すると、ｐ型ＭＯＳＦＥＴ８がターンオフし、ｎ型ＭＯ
ＳＦＥＴ９がターンオンするため、静電容量Ｃ１が抵抗
Ｒ１を介して接地され、静電容量Ｃ１の電荷は抵抗Ｒ１
を介して徐々に放電される。そのときの時定数はＲ１・
Ｃ１である。その他の基本的動作は、前記図１の場合と
同様である。

【００３３】したがって図４の場合でも、前記図１と同
様に、静電容量Ｃ１、Ｃ２の充電経路のインピーダンス
を放電経路のそれに比べて無視できるほど小さくするこ
とが出来るので、前段の出力パルス幅に制限されること
なく、任意のパルス幅のパルスを出力することが出来
る。

【００３４】また、図３の回路で用いたインバータは、
一般に、一対のｐ型とｎ型のＭＯＳＦＥＴによって構成
されている。したがって図４に示すように構成すれば、
図３に比較して構成要素数を少なくすることが出来、簡
単な回路で同じ機能を実現できることになる。

【００３５】また、本実施の形態の回路においても、Ｃ
Ｒ遅れ回路とＭＯＳＦＥＴ等による簡単な構成であり、
高周波クロックを必要としないため、雑音が少なく、か
つ、カウンタも必要ないため、極めて簡略な構成で実現
できる。

【００３６】なお、図４の回路において、１段目のパル
ス発生回路として、２段目と同じ回路を用いた場合を例
示したが、図１と同様にインバータを用いた回路を用い
てもよい。

【００３７】次に、図５は、本発明の第４の実施の形態
を示す回路図であり、図６は図５における信号波形図で
ある。これまで説明した第１〜第３の実施の形態におい
ては、入力信号の立ち上がりエッジに同期してパルスを
発生する回路について説明してきたが、入力信号の立ち
下がりエッジに同期してパルスを発生する回路に対して
も本発明を適用できる。本実施の形態は上記の構成に関
するものである。

【００３８】図５において、１２、１３はＮＯＲゲート
であり、その他、図４と同符号は同じものを示す。すな
わち、図５の回路は、図４の回路におけるＮＡＮＤゲー
ト２、５をＮＯＲゲート１２、１３に置き換え、かつ抵
抗をｐ型ＭＯＳＦＥＴのドレインとｎ型ＭＯＳＦＥＴの
ドレインとの間に接続し、ｎ型ＭＯＳＦＥＴのドレイン
と抵抗との接続点に静電容量を接続し、その接続点をＮ
ＯＲゲートの一方の入力端子に接続したものである。

【００３９】以下、１段目の回路について動作を説明す
る。２段目でも同様である。入力信号Ｘが“低”から
“高”に変化すると、ｐ型ＭＯＳＦＥＴ８がターンオフ
し、ｎ型ＭＯＳＦＥＴ９がターンオンするため、静電容
量Ｃ１はｎ型ＭＯＳＦＥＴ９を通して直接に接地され、
その電荷は直ちに放電される。一方、入力信号Ｘが
“高”から“低”に変化すると、ｐ型ＭＯＳＦＥＴ８が
ターンオンし、静電容量Ｃ１は抵抗Ｒ１を介して電源に
接続される。この際、ｎ型ＭＯＳＦＥＴ９はオフであ
る。したがって静電容量Ｃ１は抵抗Ｒ１を介して徐々に
充電され、そのときの時定数はＲ１・Ｃ１である。そし
て、入力信号Ｘが“高”から“低”に変化した時点から
遅れ回路（抵抗Ｒ１と静電容量Ｃ１からなる回路）の出
力Ｙ１がしきい値Ｖ_Tを越えた時点までの間、ＮＯＲゲ
ート１２の出力Ｚ１が“高”になる。

【００４０】上記のように、図５の回路においては、入
力信号Ｘの立ち下がりエッジに同期して時定数Ｒ１・Ｃ
１で設定されたパルス幅のパルスを出力する。そして静
電容量Ｃ１、Ｃ２の放電経路のインピーダンスを充電経
路のそれに比べて無視できるほど小さくすることが出来
るので、前段の出力パルス幅に制限されることなく、任
意のパルス幅のパルスを出力することが出来る。

【００４１】また、前記図１および図３の回路において
も、上記と同様に、入力信号の立ち下がりエッジに同期
して時定数ＲＣで設定されたパルス幅のパルスを出力す
るように構成することが出来る。まず、前記図１の回路
においては、ダイオードＤ１の接続方向を反対にする、
すなわち、ダイオードＤ１のカソードをインバータ４側
に、アノードを静電容量Ｃ２側に接続する。このように
接続すれば、インバータ４を介して電源から静電容量Ｃ
２が充電される場合には、ダイオードＤ１が遮断されて
抵抗Ｒ２が挿入され、逆に、静電容量Ｃ２からインバー
タ４を介して接地端子に放電する場合には、ダイオード
Ｄ１が導通して抵抗Ｒ２が短絡される。そのため、静電
容量Ｃ２の放電経路のインピーダンスを充電経路のそれ
に比べて無視できるほど小さくすることが出来る。そし
てＮＡＮＤゲート２、５の代わりにＮＯＲゲートを用い
れば、図５と同様に、入力信号の立ち下がりエッジに同
期して時定数ＲＣで設定されたパルス幅のパルスを出力
することが出来、かつ、前段の出力パルス幅に制限され
ることなく、任意のパルス幅のパルスを出力することが
出来る。

【００４２】また、図３の回路においては、ｐ型ＭＯＳ
ＦＥＴ７を削除し、代わりにｎ型ＭＯＳＦＥＴを静電容
量Ｃ２と並列に接続する、すなわち、ｎ型ＭＯＳＦＥＴ
のソースを抵抗Ｒ２と静電容量Ｃ２との接続点に、ドレ
インを接地に、ゲートを入力信号Ｚ１に、それぞれ接続
する。このように構成すれば、充電時には抵抗Ｒ２を介
して充電され、放電時にはｎ型ＭＯＳＦＥＴを介して直
ちに放電されるので、図５の回路と同様に、静電容量Ｃ
２の放電経路のインピーダンスを充電経路のそれに比べ
て無視できるほど小さくすることが出来る。そしてＮＡ
ＮＤゲート２、５の代わりにＮＯＲゲートを用いれば、
図５と同様に、入力信号の立ち下がりエッジに同期して
時定数ＣＲで設定されたパルス幅のパルスを出力するこ
とが出来、かつ、前段の出力パルス幅に制限されること
なく、任意のパルス幅のパルスを出力することが出来
る。

【００４３】また、本実施の形態の回路においても、Ｃ
Ｒ遅れ回路とＭＯＳＦＥＴ等による簡単な構成であり、
高周波クロックを必要としないため、雑音が少なく、か
つ、カウンタも必要ないため、極めて簡略な構成で実現
できる。

【００４４】次に、図７は、本発明の第５の実施の形態
を示すブロック図であり、図８は図７における信号波形
およびスイッチング回路Ｓ１〜Ｓ３の開閉タイミングを
示す波形図である。

【００４５】この実施の形態は、前記第１〜第４の実施
の形態で説明したパルス発生回路をイメージセンサの制
御パルス発生回路として応用したものである。図７にお
いて、２１はＣＣＤやＭＯＳ型などのイメージセンサ、
２２はバッファ回路、２３は差動増幅器、Ｓ１、Ｓ２、
Ｓ３はスイッチである。また、３１は前記第１〜第４の
実施の形態における１段目と同型のパルス発生回路（２
段目と同じ回路でも可）、３２、３３は、それぞれ前記
第１〜第４の実施の形態における２段目と同型のパルス
発生回路である。このようにパルス発生回路を３段直列
接続して３個のパルスを発生する回路を用い、１段目を
Ｓ１用のパルスＴ１、２段目をＳ２用のパルスＴ２、３
段目をＳ３用のパルスＴ３として、それぞれ用いる。

【００４６】図７の装置は、イメージセンサ２１の出力
がスイッチＳ２とバッファ回路２２から構成されるサン
プル・ホールド回路に入力され、サンプル・ホールドさ
れる。そしてバッファ回路２２の出力はスイッチＳ３、
Ｓ１を介して差動増幅器２３の＋入力と−入力にそれぞ
れ接続され、両者の差の値が差動増幅器２３から出力さ
れる。

【００４７】以下、図８に基づいて動作を説明する。外
部から与えられるストローブ信号Ｘの立ち上がりエッジ
に合わせてスイッチＳ１がターンオンし、一定時間後に
ターンオフする。次に、スイッチＳ１のターンオフに同
期してスイッチＳ２がターンオンし、一定時間後にター
ンオフする。さらに、スイッチＳ２のターンオフに同期
してスイッチＳ３がターンオンし、一定時間後にターン
オフする。このように駆動することにより、イメージセ
ンサ２１の微分出力を得ることができる。

【００４８】すなわち、イメージセンサ２１の各画素が
順次に走査され、それぞれ画素における入力光に比例し
た電圧を次々に出力する。該出力がスイッチＳ２のオン
時にサンプリングされ、スイッチＳ２がターンオフする
とホールドされる。次に、スイッチＳ３がターンオン
し、現在の出力信号を差動増幅器２３の＋入力へ送り込
む。そして次の画素がスイッチＳ２によってサンプリン
グされる前にスイッチＳ１がターンオンし、現画素の出
力を差動増幅器２３の−入力へ送る。従って、次にスイ
ッチＳ３がターンオンするときには差動増幅器２３の−
入力には前画素の出力がホールドされており、＋入力に
は現画素の出力が送り込まれることになる。その結果、
現画素と前画素との差、すなわち一つ隣の画素との差の
値が差動増幅器２３の出力となる。このように、例えば
イメージセンサを水平方向に走査して読み出せば、図７
の回路における差動増幅器２３の出力は、水平方向の微
分画像となる。このように、微分画像を簡単な回路で求
めることが出来る。そして微分画像からは撮像した画像
のエッジ（画像が明→暗または暗→明と変化する点：例
えば道路の路端や白線の端を示す）を比較的簡単に検出
できるので、原画像をそのまま用いるよりも画像処理が
容易になる。

【００４９】図７の回路におけるスイッチＳ１〜Ｓ３の
開閉制御を行なう場合には、図８のＳ１〜Ｓ３と同じ波
形の制御用パルスＴ１〜Ｔ３が必要である。すなわち、
一つ前のパルスの立ち下がりに同期して立上り、かつ、
任意のパルス幅を有するパルスが必要である。したがっ
て、前記第１〜第４の実施の形態で説明したパルス発生
回路において、図７に示すように、３段直列接続して３
個のパルスを発生する回路を用い、１段目をＳ１用のパ
ルスＴ１、２段目をＳ２用のパルスＴ２、３段目をＳ３
用のパルスＴ３として、それぞれ用いればよいことにな
る。

【００５０】このように、本発明のパルス発生回路をイ
メージセンサの各スイッチの制御用パルスとして用いる
ことにより、カウンタなどのディジタル回路なしに小規
模の付加回路だけで、後処理におけるエッジ検出等の容
易な微分画像が得られるイメージセンサ装置を実現でき
る。

【００５１】また、前記第１〜第４の実施の形態で説明
したパルス発生回路においては、高周波クロックが不要
なため雑音が少ない。また、前段のパルス幅に関係な
く、任意のパルス幅のパルスを出力することが出来、か
つ、同じ回路をパルスの個数分だけ並べれば良いので、
回路が簡単で規模も小さくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図。

【図２】図１における信号波形を示す波形図。

【図３】本発明の第２の実施の形態を示す回路図。

【図４】本発明の第３の実施の形態を示す回路図。

【図５】本発明の第４の実施の形態を示す回路図。

【図６】図５における信号波形を示す波形図。

【図７】本発明の第５の実施の形態を示すブロック図。

【図８】図７における信号波形およびスイッチＳ１〜Ｓ
３の開閉タイミングを示す波形図。

【図９】従来技術から考えられるパルス発生回路。

【図１０】図９における信号波形を示す波形図。

【符号の説明】

１…インバータ２…ＮＡＮＤ
ゲート３、４…インバータ５…ＮＡＮＤ
ゲート６…インバータ７、８…ｐ型
ＭＯＳＦＥＴ９…ｎ型ＭＯＳＦＥＴ１０…ｐ型ＭＯ
ＳＦＥＴ１１…ｎ型ＭＯＳＦＥＴ１２、１３…
ＮＯＲゲート２１…イメージセンサ２２…バッフ
ァ回路２３…差動増幅器３１…１段目
と同型のパルス発生回路３２、３３…２段目と同型のパルス発生回路Ｓ１、Ｓ２、Ｓ３…スイッチＤ１…ダイオ
ードＲ１…抵抗Ｒ２…抵抗Ｃ１…静電容量Ｃ２…静電容
量Ｘ…入力信号（ストローブパルス）Ｚ１…１段目のＮＡＮＤゲート２の出力Ｚ２…２段目のＮＡＮＤゲート５の出力Ｙ１…抵抗Ｒ１と静電容量Ｃ１からなる遅れ回路の出力Ｙ２…抵抗Ｒ２と静電容量Ｃ２からなる遅れ回路の出力Ｔ１…１段目の出力パルスＴ２…２段目
の出力パルスＴ３…３段目の出力パルス

Claims

【特許請求の範囲】

【請求項１】静電容量を用いて、入力信号の立ち上がり
エッジから所定時定数で徐々に変化する中間信号を発生
し、前記入力信号と前記中間信号との論理演算によって
所定幅のパルスを発生するパルス発生回路を複数個用
い、前段のパルス発生回路の出力が次段のパルス発生回
路の入力となるように直列に接続したパルス発生回路で
あって、前記静電容量と電源間の充電経路のインピーダンスを、
前記静電容量と接地間の放電経路のインピーダンスに比
べて無視できるほど小さく設定したことを特徴とするパ
ルス発生回路。
【請求項２】前記放電経路は、前記静電容量から抵抗を
介して放電電流が制限されて放電され、前記充電経路
は、充電電流が前記抵抗を通らずに流れるように、前記
抵抗と並列に一方向性素子が接続されていることを特徴
とする請求項１に記載のパルス発生回路。
【請求項３】前記放電経路は、前記静電容量から抵抗を
介して放電電流が制限されて放電され、前記充電経路
は、充電電流が前記抵抗を通らずに流れるように、前記
静電容量と電源間にスイッチング素子が接続されてい
る、ことを特徴とする請求項１に記載のパルス発生回
路。
【請求項４】静電容量を用いて、入力信号の立ち下がり
エッジから所定時定数で徐々に変化する中間信号を発生
し、前記入力信号と前記中間信号との論理演算によって
所定幅のパルスを発生するパルス発生回路を複数個用
い、前段のパルス発生回路の出力が次段のパルス発生回
路の入力となるように直列に接続したパルス発生回路で
あって、前記静電容量と接地間の放電経路のインピーダンスを、
前記静電容量と電源間の充電経路のインピーダンスに比
べて無視できるほど小さく設定したことを特徴とするパ
ルス発生回路。
【請求項５】前記充電経路は、前記静電容量から抵抗を
介して充電電流が制限されて充電され、前記放電経路
は、放電電流が前記抵抗を通らずに流れるように、前記
抵抗と並列に一方向性素子が接続されている、ことを特
徴とする請求項４に記載のパルス発生回路。
【請求項６】前記充電経路は、前記静電容量から抵抗を
介して充電電流が制限されて充電され、前記放電経路
は、放電電流が前記抵抗を通らずに流れるように、前記
静電容量と並列にスイッチング素子が接続されている、
ことを特徴とする請求項４に記載のパルス発生回路。
【請求項７】イメージセンサの出力が第２のスイッチを
介してバッファ回路の入力に接続され、前記バッファ回
路の出力が第３のスイッチを介して差動増幅器の正入力
に、同じく第１のスイッチを介して負入力に、それぞれ
に接続されており、前記第１のスイッチはストローブ入力信号の立ち上がり
エッジまたは立ち下がりエッジに同期して所定時間だけ
ターンオンし、その後ターンオフし、前記第２のスイッチは前記第１のスイッチがターンオフ
するのに同期して所定時間だけターンオンし、その後タ
ーンオフし、前記第３のスイッチは前記第２のスイッチがターンオフ
するのに同期して所定時間だけターンオンし、その後タ
ーンオフする、ように制御されるイメージセンサ装置で
あって、前記第１、第２、第３のスイッチの開閉を制御する制御
用パルスを発生する回路として、請求項１乃至請求項６
の何れかに記載のパルス発生回路において３段直列接続
した回路を用い、１段目の出力を前記第１のスイッチ制
御用、２段目の出力を前記第２のスイッチ制御用、３段
目の出力を前記第３のスイッチ制御用として、それぞれ
用いるように構成したことを特徴とするイメージセンサ
装置。