JPH1188152A

JPH1188152A - ディジタルｐｌｌ回路

Info

Publication number: JPH1188152A
Application number: JP9242506A
Authority: JP
Inventors: Junichi Kugimiya; 淳一釘宮; Masashi Hirome; 正志廣目; Kenji Narita; 健治成田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-03-30
Anticipated expiration: 2017-09-08
Also published as: JP3481090B2

Abstract

(57)【要約】【課題】多段縦続された伝送装置に使用される場合にお
いても、累積ジッタを抑圧できるディジタルＰＬＬ回路
を提供する。【解決手段】電圧制御発振器の発振周波数を、ディジタ
ル／アナログ変換器の出力電圧により離散的に制御し、
該離散的な電圧制御発振器の出力周波数値により目標出
力周波数を時間的平均値で表現するディジタルＰＬＬ回
路において、電圧制御発振器の出力信号を計数する第１
のカウンタと、リファレンス入力信号の周期毎にカウン
タのカウント値の変化を検知する比較器とを有する位相
比較検出手段と、位相比較検出手段で検知される位相差
情報に基づき、ディジタル／アナログ変換器のデジタル
入力値を制御する制御手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路に関する。特に、多段縦続された伝送装置に使用さ
れる場合においても、累積ジッタを抑圧できるディジタ
ルＰＬＬ回路に関する。

【０００２】

【従来の技術及び、発明が解決しようとする課題】位相
ロック・ループ（ＰＬＬ）回路を用いた伝送装置を、多
段縦続して、長距離伝送を可能とする伝送システムを構
成する場合がある。

【０００３】かかる場合、一般的に伝送装置の縦続段数
が増加するにしたがって、伝送されるデータ信号のクロ
ックのジッタも累積増加する傾向がある。そして、この
ジッタによりデータ系にエラーを生じたり、装置の縦続
台数に対して制限を生じることもある。したがって、伝
送システムにとって致命的な、このような累積ジッタを
発生しない、もしくは抑圧することが要求される。

【０００４】現在使用されている水晶発振器を利用した
ＰＬＬ回路では、アナログ信号処理により電圧制御発振
器（ＶＣＯ）の制御を行うものが多い。この場合のジッ
タ発生及び伝達のメカニズムについては、多くの研究検
証がなされている。しかし、考慮すべきパラメータが多
く、各装置に適用する際も実験により、パラメータ調整
を行う場合が多くある。

【０００５】一般的には、ＰＬＬ回路のループフィルタ
の伝達特性と位相比較特性を調整することにより、多段
縦続を行った場合でもピークジッタを生じないように設
計が行われる。また、原子発振器による弱結合ＰＬＬ等
により、クロックの乗り替えを行うことによって、ジッ
タの累積をキャンセルする場合もある。

【０００６】一方、クロックの乗換え点において、ＦＩ
ＦＯ、ＥＳ等による、ある程度の深さを持つバッファ回
路により、ジッタに対するデータの保護が行われている
のが普通である。また、システムのジッタ許容値は、ジ
ッタ周波数と深く関係し、ジッタ周波数が低いほど耐力
は増加する傾向がある。

【０００７】ジッタの発生は、ＰＬＬ自体から発生し、
累積するものばかりではなく、システムに起因している
ものもある（外来雑音等）。後者の場合には、従来の、
特にアナログ強結合ＰＬＬのパラメータ調整による特性
改善には限界がある。

【０００８】またパラメータの調整が不十分な場合は、
一般のＰＬＬ回路は、強結合であり、リファレンス信号
入力の一時的な擾乱に対して、過敏に応答することが考
えられる。これが、新たなジッタ発生及び、累積の一原
因になりうる。

【０００９】一方、ジッタが、システムに与える影響に
ついて考えてみる。システムのジッタに対する耐力は、
ジッタ周波数の比較的高いものの方が、弱い傾向にあ
る。ジッタ周波数の比較的高いジッタを抑圧するために
は、ループフィルタの伝達特性（通常ＬＰＦ）を低域に
シフトすることで、一時的な擾乱を時間的に分散（平
均）化させ、その影響を小さくすることができる。

【００１０】すなわち、リファレンス入力に対するＶＣ
Ｏ出力の追従性を弱める（弱結合化）ことにより、ジッ
タの累積特性の改善が期待できる。

【００１１】したがって、本発明の目的は、ＰＬＬのリ
ファレンス入力信号と出力との間の追従応答の俊敏性を
結合度と捉えた場合の、強結合動作を、弱結合化するこ
とによりジッタの累積を抑圧するディジタルＰＬＬ回路
を提供することにある。

【００１２】

【課題を解決するための手段】上記本発明の課題を達成
するディジタルＰＬＬ回路の基本的構成は、電圧制御発
振器の発振周波数を、ディジタル／アナログ変換器の出
力電圧により離散的に制御し、該離散的な電圧制御発振
器の出力周波数値により目標出力周波数を時間的平均値
で表現するディジタルＰＬＬ回路であって、電圧制御発
振器の出力信号を計数する第１のカウンタと、リファレ
ンス入力信号の周期毎にカウンタのカウント値の変化を
検知する比較器とを有する位相比較検出手段と、位相比
較検出手段で検知される位相差情報に基づき、該ディジ
タル／アナログ変換器のデジタル入力値を制御する制御
手段を有する。

【００１３】さらに、形態例として、前記制御手段は、
前記位相比較検出手段における位相差検出の時間間隔を
測定する位相差検出時間間隔測定手段と、位相差検出時
間間隔測定手段により測定される時間間隔に対応した、
前記電圧制御発振器の制御幅情報を出力する手段を有す
る。

【００１４】また、形態例として、前記位相差検出時間
間隔測定手段は、第２のカウンタで構成し、且つ前記電
圧制御発振器の制御幅情報を出力する手段は、第２のカ
ウンタ値に対応するアドレス信号により読み出される、
制御幅情報を格納したメモリテーブルである。

【００１５】前記において、第２のカウンタは、前記リ
ファレンス入力信号の周期で計数動作を行なうようにす
ること、あるいは前記電圧制御発振器の出力信号の周期
で計数動作を行なうようにすることが可能である。

【００１６】具体的形態として、前記位相差検出時間間
隔測定手段により測定される時間間隔に対応した、前記
電圧制御発振器の制御量に対応する制御幅情報は、位相
差検出時間間隔が短いほど大きな位相制御幅を有するよ
うに、設定されている。

【００１７】特定の形態として、前記電圧制御発振器の
制御量に対応する制御幅情報は、位相差検出時間間隔が
所定の時間間隔以下である場合、ゼロまたは最小値に設
定されている。これにより、短時間での位相差検出に基
づく制御で位相収束が阻害されることが防止される。

【００１８】更に、一の具体的形態として、前記位相比
較検出手段で検知される位相差情報は、前記第１のカウ
ンタの変化方向を示す符号信号を含み、前記位相制御幅
と、位相制御幅の符号を反転したもののいずれか一方
を、符号信号に基づき選択出力するセレクタと、最大値
／最小値でクリップする機能を持ち、セレクタの出力
を、過去に累積した制御値と加算して、新たな制御値と
して保持する加算手段を有する。

【００１９】また、別の具体例として、前記リファレン
ス入力信号の周波数に対する電圧制御発振器の出力周波
数の比を大きくとり、且つ一定時間内での位相誤差に許
容範囲を設ける。

【００２０】短時間で再度の位相差検出が行われる場合
の、位相収束が阻害される問題に対する対応の形態とし
て一の位相検出から一定時間内を保護時間として計数す
る第３のカウンタと、前記位相比較検出手段で検知され
る位相差情報の前記位相差検出時間間隔測定手段への入
力を阻止して、該保護時間内に生起する位相差検出をマ
スクするマスク手段を有する。

【００２１】更に、前記保護時間は、前記位相差検出時
間間隔測定手段による測定結果の時間間隔の１／ｎの時
間に設定されている。

【００２２】あるいは、別の形態として、一の位相差検
出時点での位相ずれ方向が、前回の位相差検出時の方向
と同じである場合のみ、位相制御を行うように構成す
る。

【００２３】

【発明の実施の形態】以下図面に従い、本発明に従うデ
ィジタルＰＬＬ回路の実施の形態を説明する。なお、図
において、同一または、類似のものには、同一の参照番
号又は、参照記号を付して説明する。

【００２４】図１は、本発明の基本構成ブロック図を示
す。図１において、位相差を検出する手段として、電圧
制御発振器（ＶＣＯ）１の出力信号周期で検出窓を生成
する。具体的にはＶＣＯ１の出力信号を、クロック信号
として動作する第１のカウンタ３と、比較器４を有する
位相比較検出手段１００を用意する。

【００２５】例えば、リファレンス入力信号の立ち上が
り毎に、カウンタ３の値と固定値（例として、”３”）
を、比較器４で比較し、位相情報を出力する。位相情報
として、カウンタ３の値と固定値が、同値であるか否か
ａ及び、位相のずれ方向（カウンタ３の値と固定値の差
の符号）ｂを判定する。

【００２６】ここで、第１のカウンタ３のカウント値
は、ＶＣＯ１の出力周波数とリファレンス入力信号の周
波数（リファレンス周波数）の比と、リファレンス入力
信号の１周期期間にシフトする最大のタイムスロット
（検出窓）数を考慮して決定する。

【００２７】もし完全に同期がとれているならば、リフ
ァレンス周期ごとのカウンタ３の読み取り値はいつも一
定になるはずである。

【００２８】しかし、通常リファレンス周波数とＶＣＯ
１の出力周波数が厳密に一致することはほとんどなく、
この２者の周波数差による位相シフトを生じる。逆に、
この位相シフトに要した時間から、周波数誤差を検出す
ることが可能である。

【００２９】したがって、図１において、比較器４での
比較の結果、同値であるか否かの信号ａを位相差検出マ
スク手段５を通して、位相差検出時間間隔測定手段６
に、入力する。この位相差検出時間間隔測定手段６は、
例えば、第２のカウンタにより構成され、位相差検出の
時間間隔を測定する。

【００３０】位相差検出時間間隔測定手段６における時
間間隔の測定は、リファレンス入力信号またはＶＣＯ１
の出力信号を計数することにより行われる。位相差検出
時間間隔測定手段６としての第２のカウンタは、第１の
カウンタ３での、固定値”３”との比較器４による比較
結果が、同値の場合インクリメントし、異値の場合にク
リア（”１”にリセット）する。

【００３１】すなわち、ＶＣＯ１の出力信号の１周期分
の位相検出窓内で、リファレンス入力信号の立ち上がり
がある期間（位相が一致し、比較器４による比較結果
が、同値の場合が、続く期間）を、リファレンス入力信
号周期、あるいはＶＣＯ１の出力信号周期で計測するこ
とになる。この第２のカウンタでの計測値からＶＣＯ１
を制御する制御量の絶対値を決定する。

【００３２】ＶＣＯ１を制御する制御量の絶対値は、参
照テーブル７に格納され、又は演算によって求められ
る。この制御量の絶対値は、第２のカウンタでの計測値
の小さい値に対し、大きな制御量が与えられる。即ち、
第２のカウンタでの計測値が小さい程、目標周波数から
隔たっていることになるので、ＶＣＯ１に対し、大きな
制御量の絶対値が必要となる。

【００３３】このＶＣＯ１に対する制御量は、直接及
び、２の補数値をとる補数値演算器８により符号反転し
て、セレクタ９に入力される。したがって、セレクタ９
において、位相比較時の符号ｂにより、参照テーブル７
から読み出された値又は、この値を補数値演算器８で符
号反転した値のいずれかが選択出力される。

【００３４】このようにして求められたＶＣＯ１に対す
る制御量は、クリップ付き全加算演算器１０を有して構
成される、アキュームレータで、先の制御量と累積す
る。その累積結果を、ＶＣＯ１の制御電圧としてＶＣＯ
１に入力する。ここで、先の制御量との累積値のディジ
タル値を、ＶＣＯ１の制御電圧に変換する手段としてデ
ィジタル／アナログ変換器（ＤＡＣ）２を使用する。

【００３５】ＤＡＣ２により、変換されたＶＣＯ１の制
御電圧は、離散的な値をとる（制御電圧ステップ間隔
は、使用するＤＡＣ２により決まる）。このため、引込
みが進み、リファレンス位相に近い（ＶＣＯ１の出力信
号１周期分）位相を保持するために、ＤＡＣ２の最小ビ
ット精度で制御するレベルにまで到達（収れん）する。

【００３６】しかし、目標ＶＣＯ出力信号周波数との間
に差があるため、徐々に位相ずれを生じ、やがてリファ
レンス入力信号の立ち上がりごとの第１のカウンタ３の
値に変化（位相ずれ検出状態）を生じる。

【００３７】そして適切な制御をＶＣＯ１に加えること
で、目標ＶＣＯ出力周波数に最も近い（ＤＡＣ２より取
り得る周波数のうち）前後の周波数を交互に、ある時間
間隔ごとに出力することになる。

【００３８】この時間間隔は、取りも直さず、リファレ
ンス入力信号の周波数とＶＣＯ１の出力周波数の微妙な
差分によるものである。さらに、時間的な平均周波数
は、目標周波数に対するＤＡＣ２の精度により決まる周
波数誤差以上に近似することが可能である。

【００３９】リファレンス入力信号の周波数に対するＶ
ＣＯ１の出力周波数の比を、大きくとる（ＶＣＯ出力周
波数≫リファレンス周波数）ことと、位相誤差に許容範
囲を設けること（ここではＶＣＯ１の出力１周期分）に
より、リファレンス入力信号に対するＶＣＯ１の応答を
鈍らせる事（弱結合化）ができる。これにより、累積ジ
ッタを抑圧する効果が期待できる。

【００４０】ここで、位相差検出によって、ある制御量
をＶＣＯ１に加えた場合、ＶＣＯ１の出力周波数が制御
されて、先に検出した位相差検出点を再度、短時間のう
ちに横切ることで、再び位相差発生として検出してしま
うこと（これは誤検出となる）が考えられる。

【００４１】こうなると、短時間であるがために、先に
説明したように大きな制御量をＶＣＯ１に加えることに
なり、かえって擾乱を生むことになる。

【００４２】このような現象を起こさないために、一度
位相差検出点で検出すると、ある一定時間、もしくは前
回の検出から今回の検出までに要した時間（第２のカウ
ンタ６の最大値）の１／ｎ（たとえばｎ＝２）の時間
に、位相差を検出したとしても無視するような保護機能
が必要となる。このために、図１の実施例において、位
相差検出保護時間測定手段１１を設けている。

【００４３】位相差検出保護時間測定手段１１により、
上記一定時間内であれば、位相差検出マスク手段５を制
御して、比較結果が位相差検出時間間隔測定手段６に伝
わらない様にマスクが行われる。

【００４４】あるいは、位相差検出保護時間測定手段１
１を設ける代わりに、短時間の再検出（誤検出）からの
保護機能として、位相ずれ方向に注目することでも実現
できる。ある時点で、位相差を検出したと仮定すると、
位相のずれた方向がわかる。このずれを補正するために
検出したずれ方向と逆方向に位相を制御することにな
る。このとき短時間の再検出が生じるが、位相ずれ方向
は、先の本来の検出での位相ずれ方向とは逆となる。

【００４５】したがって、現在と前回の位相ずれの方向
が異なっていれば、位相制御をマスクし、逆に、現在と
前回の位相ずれ方向が同じであれば、位相差検出の時間
間隔により適当な位相制御を、ＶＣＯ１に対してかける
ように制御する回路を設けることも可能である。

【００４６】次に、上記本発明の基本機能の構成に従
う、実施例を説明する。ここで、実施例として、リファ
レンス入力信号の周波数を８ｋＨｚ、ＶＣＯ１の出力中
心周波数を２５．９２ＭＨｚとするＰＬＬ回路を想定す
る。

【００４７】第１のカウンタ３の変化時間間隔の計測
に、リファレンス入力信号を使用した第１の実施例回路
のブロック図を、図２に示す。また、そのタイムチャー
トを図３、図４に示す。

【００４８】回路のリセットや電源投入によって、フリ
ップフロップＦＦ、カウンタ、レジスタは、オールゼロ
にセットされる。リファレンス入力信号が、立ち上がる
までの間、Ｄ／Ａ変換器２の入力値ゼロに対する出力に
より決まる、電圧制御発振器（ＶＣＯ）１の発振周期
で、３ビットカウンタである第１のカウンタ３のカウン
ト値が、歩進される。

【００４９】ここで、第１のカウンタ３が、３ビットで
あることは、使用されるＶＣＯ１の発振周波数範囲の上
限及び下限で、リファレンス入力信号の１周期（１２５
μs）時間で、位相がシフトする時間幅から決定され
る。

【００５０】このカウンタ３は、本来３２４０進カウン
タで構成されるべきであるが、リファレンス信号周期毎
に同一カウント値が認識できることが目的であるので、
３２４０の約数である８進カウンタ（３ｂｉｔ）として
いる。本発明に従うＰＬＬ回路の中で、最も高速で動作
するために、この規模を削減することは、低消費電力化
も期待できる（８ｋＨｚは、２５．９２ＭＨｚを３２４
０分周した値であり、３２４０は、８の倍数である) 。

【００５１】今、図３のＸ時点で、リファレンス入力信
号が、正に立ち上がる直前で第１のカウンタ３の値が、
≠３であったと仮定する（＝３であっても周波数が異な
っていれば、いずれ検出される）。

【００５２】この時のカウンタ３の値は、マグニチュー
ドコンパレータ４で比較される。この比較により、不一
致（≠３）信号と、ずれ方向を示す符号信号（ｓｉｇｎ
＝Ａ−Ｂ）が出力される。

【００５３】カウンタ３の値は、Ｘ時点ではゼロなの
で、この不一致信号は、位相変化検出結果として、図１
における位相さ検出マスク手段５としてのＡＮＤゲート
５を通過する。第２のカウンタ６の初期値もゼロであ
る。このため、第２のカウンタ６の初期値を、アドレス
デコーダ６１でアドレス信号に変換し、参照テーブル７
の対応するアドレスに格納される値が参照される。

【００５４】参照テーブル７で参照される値は、一方は
直接に、他方は２の補数演算器８を通してセレクタ９に
入力される。したがって、セレクタ９で、マグニチュー
ドコンパレータ４で検出した位相のずれ方向（ｓｉｇ
ｎ）により、逆方向に位相を制御すべく、参照したテー
ブル７の値の符号を操作し、制御量を決定している。

【００５５】ここで決定した制御量は、リファレンス入
力信号の立ち上がりで、アキュームレータを構成する、
最大値をクリップする機能付の全加算演算器１０とフリ
ップフロップ１０１で先の値と累積加算される。この新
たに累積加算された値が、ＶＣＯ１に対する制御値とし
てＤ／Ａ変換器２に入力される。

【００５６】したがって、その制御値に従った電圧が、
Ｄ／Ａ変換器２より出力され、ＶＣＯ１にに加えられ
る。ＶＣＯ１から入力されるＤ／Ａ変換器２の出力電圧
値に従った周波数が、ＰＬＬ出力周波数となる。

【００５７】ここで、フリップフロップ３０、３１及
び、ＡＮＤゲート３２により、リファレンス入力信号の
微分が採られ、図３、図４に示すように、毎８ｋＨｚリ
ファレンス周期のタイミングで、第１のカウンタ３に、
値”５”をロードする。

【００５８】これは、第１のカウンタ３の状態数が８し
かなく、０と７の間でカウンタ値変化を検出すると、方
向（ｓｉｇｎ）制御が複雑になるため、中間値３で一致
／不一致を検出するためである。

【００５９】また、後述する位相差検出保護機能のた
め、リファレンス入力信号の立ち上がり時点における、
第１のカウンタ３の値が、（≠３）である時に、必ず位
相差検出につながるわけではない。

【００６０】即ち、リセットや電源投入直後の状態であ
る場合、カウンタ３は、ゼロであり位相差検出保護機能
は作動していない。

【００６１】第２のカウンタ６には”１”、第３のカウ
ンタ１１には、１ビットシフト回路６２により、第２の
カウンタ６の半値（整数）をロードする。第２のカウン
タ６は、最大値（６５５３５）でクリップする機能を持
ち、リファレンス入力信号の立ち上がりごとに、第１の
カウンタ３の値に変化がない場合、”１”から１づつ増
える。よって第２のカウンタ６は、位相差検出時間間隔
を計測することになる。

【００６２】ついで、位相差検出保護時間測定手段とし
ての第３のカウンタ１１は、第２のカウンタ６で計測し
た時間の半値を、位相差検出保護時間として計測する。
いま、ある程度長い位相差検出の保護時間（第２のカウ
ンタ６の値≫１）後に、位相差検出（カウンタ１１は、
ゼロ）すると仮定する（図４のＹ時点参照）。

【００６３】その検出により、カウンタ６の値がアドレ
スデコーダ６１でアドレス信号に変換され、対応する制
御幅の絶対値がテーブル７から参照される。この絶対値
は、直接に又、２の補数演算器８を通して、符号反転さ
れて、セレクタ９に入力する。

【００６４】一方、コンパレータ４からの位相のズレ方
向が、ｓｉｇｎ（符号）として出力されているので、こ
れから制御方向が決まる。したがって、ｓｉｇｎ（符
号）により、直接又は、２の補数演算器８を通して入力
された制御幅が、セレクタ９において、選択出力され
る。

【００６５】ついで、選択出力される制御幅は、アキュ
ームレータを構成する全加算演算器１０と、フリップフ
ロップ１０１により、先の制御幅に累積加算される。累
積加算された制御幅は、Ｄ／Ａ変換器２によりアナログ
信号に変換されて、ＶＣＯ１の発振周波数を制御する。

【００６６】ここで、かかるＶＣＯ１の発振周波数制御
により、いま生じた位相差検出（第１のカウンタ３の値
≠３）の後、短時間のうちに逆方向の位相シフトによ
り、再び位相差検出をすることが考えられる。この場合
は、第２のカウンタ６の値が、小さな値（位相ずれ速度
が速く、したがって位相差検出時間間隔が短い）とな
る。

【００６７】ここで、参照テーブル７には、第２のカウ
ンタ６の値が小さいほど、位相ずれが大きく、従って、
大きな制御を行なうために、大きな制御値を出力するよ
うに設定されている。このために、この種の位相変化
（位相差検出時間間隔が短い）を検出してしまうと、反
って安定動作を阻害することになる。本発明では、その
ために、ある程度の保護時間を設定する。

【００６８】実施例として、保護時間を、位相差検出時
間間隔（第２のカウンタ６の値）の１／ｎ（ｎ＝２）と
している。位相差検出保護測定手段としての第３のカウ
ンタ１１は、０ストップダウンカウンタであり、≠０中
は、０を出力する（図４中のＹ−Ｚの期間参照）。した
がって、この期間は、ＡＮＤゲート５により、リファレ
ンス入力信号の立ち上がり時における、コンパレータ４
での、第１のカウンタ３のカウント値と値”３”との比
較の結果を、マスクする。

【００６９】こうして得られた位相差検出時間間隔によ
って決定される制御量で、周波数制御を行う。これによ
り、リファレンス入力信号の位相に対し、ＶＣＯ１の出
力位相は、ＶＣＯ出力信号の１周期分の位相誤差で収束
して行くことになる。

【００７０】尚、上記で位相差検出時間間隔が短い程、
参照テーブル７から大きな制御値を出力するように設定
されているが、閾値を設けることも可能である。

【００７１】即ち、位相差検出時間間隔が所定時間以下
である場合は、逆に制御値をゼロ又は、最小値に設定す
るようにすることも可能である。これにより、保護時間
を設けることなく位相収束を阻害することがなくなる。

【００７２】図５は、本発明の第２の実施例回路のブロ
ック図である。図６、図７は、図５に対するタイムチャ
ートである。第１の実施例では、８ｋＨｚリファレンス
入力信号の立ち上がりタイミングでカウンタ動作、テー
ブル検索、演算動作が決定される構成である。しかし、
かかる場合は、各部の遅延やセットアップ時間等のデバ
イス的条件から動作が厳しくなる恐れがある。

【００７３】そこで、図５の第２の実施例では、第１の
カウンタ３で、固定値”３”との比較をリファレンス入
力信号の立ち上がりで取り込み、次のリファレンス入力
信号の立ち上がり直前までに、テーブル７の値参照から
全加算器１０での演算までを完了しておく様に構成して
いる。

【００７４】この演算結果を、ＶＣＯ１に対する制御値
として、次のリファレンス入力信号の立ち上がりで保
持、出力する。このために、図３の構成に対し、フリッ
プフロップ３３、３４を追加している。これにより、図
７のＺ時点で、アキュームレータを構成するフリップフ
ロップ１０１により累積加算される。

【００７５】図８は、本発明の第３の実施例回路のブロ
ック図である。図９、図１０は、図８に対するタイムチ
ャートである。また、図１１は、第３の実施例動作を説
明する模式図である。さらに、この第３の実施例回路で
は、第１、第２の実施例における、第３のカウンタ１１
即ち、位相差検出保護時間タイマを有していない。

【００７６】短時間での再検出（誤検出）を行ない、こ
の時の位相差検出時の位相ずれ方向を、前回の方向と照
らし合わせ、同方向であるときに、位相制御を行なう様
にしている。

【００７７】これによれば、位相検出の保護時間の検討
が不要となる。この方法で、正しい位相差検出だけを抽
出できることが、図１１の模式図で説明される。図１１
において、検出点ＡおよびＢの間隔は、ＶＣＯ１の出力
信号の１周期分に対応している。この１周期分の内で、
リファレンス入力信号の位相（立ち上がり）があるよう
に、ＶＣＯ１に対する制御電圧をコントロールする。

【００７８】前述のように、短時間での位相差の再検出
は、期間１、および期間２のような場合に発生する。こ
れらの場合において、検出時の位相ずれ方向に着目する
と、前回の検出時の方向に対して、必ず逆方向となって
いる。例えば、と、と、と、とであ
る。

【００７９】一方、期間３の正常な検出（ＶＣＯ１の出
力信号の１周期分を位相シフト）した場合では、前回の
検出時の方向に対して、必ず同方向となる。例えば、
と等である。

【００８０】このために、図８に示す実施例では、フリ
ップフロップ５０、Ｅｘ−ＯＲ回路５１を設け、これに
より前回の検出時の位相シフト方向と、今回の検出時の
位相シフト方向の一致を判定している。

【００８１】Ｅｘ−ＯＲ回路５１から”１”の出力があ
る時、前回の検出時の位相シフト方向と、今回の検出時
の位相シフト方向が一致している。この条件において、
且つＡＮＤゲート５２により、コンパレータ４の不一致
検出の発生がある時、フリップフロップ１０１による累
積加算を実行する。

【００８２】即ち、図１０において、Ａ、Ｂ時点の位相
差検出では、位相差の方向が一致しているので、累積加
算を実行している。しかし、Ｃ時点では、位相差の方向
が不一致であるので、累積加算を実行していない。

【００８３】尚、図９、図１０において、ＦＦ（カウン
タ３＿ＬＤ）は、フリップフロップ４０の値である。ま
た、位相差検出の時間間隔測定は、他の実施例と異な
り、前回の位相制御時点ではなく、必ず前回の位相差検
出時点を起点としている（カウンタ６へのイネーブル信
号のタイミングがＡＮＤゲート５を通していない）。

【００８４】

【発明の効果】以上図面に従い、実施例を説明したよう
に、本発明によれば、ＶＣＯ１の出力に対し、１周期分
の位相ずれを許容している。これにより、リファレンス
入力信号とＶＣＯ１の出力との結合を弱め、比較的速い
変化のジッタ成分を抑圧することができる。

【図面の簡単な説明】

【図１】本発明の基本構成ブロック図である。

【図２】図１の基本構成に従う、本発明の第１の実施例
回路のブロック図である。

【図３】図２の実施例回路の動作タイムチャート( その
１）である。

【図４】図２の実施例回路の動作タイムチャート( その
２）である。

【図５】図１の基本構成に従う、本発明の第２の実施例
回路のブロック図である。

【図６】図５の実施例回路の動作タイムチャート( その
１）である。

【図７】図５の実施例回路の動作タイムチャート( その
２）である。

【図８】図１の基本構成に従う、本発明の第３の実施例
回路のブロック図である。

【図９】図８の実施例回路の動作タイムチャート（その
１）である。

【図１０】図８の実施例回路の動作タイムチャート（そ
の２）である。

【図１１】図８の実施例回路の特徴の動作原理を説明す
る図である。

【符号の説明】

１電圧制御発振器（ＶＣＯ）２Ｄ／Ａ変換器３第１のカウンタ４比較器５位相差検出マスク手段６第２のカウンタ（位相差時間間隔測定手段）７参照テーブル８２の補数演算器９セレクタ１０クリップ機能付き全加算演算器１１第３のカウンタ（位相差検出保護時間測定手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者成田健治神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】電圧制御発振器の発振周波数を、ディジタ
ル／アナログ変換器の出力電圧により離散的に制御し、
該離散的な電圧制御発振器の出力周波数値により目標周
波数値を時間的平均値で表現するディジタルＰＬＬ回路
において、該電圧制御発振器の出力信号を計数する第１のカウンタ
と、リファレンス入力信号の周期毎に該カウンタのカウ
ント値の変化を検知する比較器とを有する位相比較検出
手段と、該位相比較検出手段で検知される位相差情報に基づき、
該ディジタル／アナログ変換器のデジタル入力値を制御
する制御手段を有することを特徴とするディジタルＰＬ
Ｌ回路。
【請求項２】請求項１において、制御手段は、前記位相比較検出手段における位相差検出の時間間隔を
測定する位相差検出時間間隔測定手段と、該位相差検出時間間隔測定手段により測定される時間間
隔に対応した、前記電圧制御発振器の制御幅情報を出力
する手段を有することを特徴とするディジタルＰＬＬ回
路。
【請求項３】請求項２において、前記位相差検出時間間隔測定手段は、第２のカウンタで
構成し、且つ前記電圧制御発振器の制御幅情報を出力す
る手段は、該第２のカウンタ値に対応するアドレス信号
により読み出される、制御幅情報を格納したメモリテー
ブルであることを特徴とするディジタルＰＬＬ回路。
【請求項４】請求項３において、前記第２のカウンタは、前記リファレンス入力信号の周
期で計数動作を行なうことを特徴とするディジタルＰＬ
Ｌ回路。
【請求項５】請求項３において、前記第２のカウンタは、前記電圧制御発振器の出力信号
の周期で計数動作を行なうことを特徴とするディジタル
ＰＬＬ回路。
【請求項６】請求項２又は、３において、前記位相差検出時間間隔測定手段により測定される時間
間隔に対応した、前記電圧制御発振器の制御量に対応す
る制御幅情報は、位相差検出時間間隔が短いほど大きな
位相制御幅を有するように、設定されていることを特徴
とするディジタルＰＬＬ回路。
【請求項７】請求項６において、更に、前記位相比較検出手段で検知される位相差情報は、前記
第１のカウンタの変化方向を示す符号信号を含み、更に、前記位相制御幅と、該位相制御幅の符号を反転し
たもののいずれか一方を、該符号信号に基づき選択出力
するセレクタと、最大値／最小値でクリップする機能を持ち、該セレクタ
の出力を、過去に累積した制御値と加算して、新たな制
御値として保持する加算手段を有することを特徴とする
ディジタルＰＬＬ回路。
【請求項８】請求項２〜７の何れかにおいて、更に、一の位相検出から一定時間内を保護時間として計数する
第３のカウンタと、前記位相比較検出手段で検知される位相差情報の前記位
相差検出時間間隔測定手段への入力を阻止して、該保護
時間内に生起する位相差検出をマスクするマスク手段を
有することを特徴とするディジタルＰＬＬ回路。
【請求項９】請求項８において、前記保護時間は、前記位相差検出時間間隔測定手段によ
る測定結果の時間間隔の１／ｎの時間に設定されている
ことを特徴とするディジタルＰＬＬ回路。
【請求項１０】請求項６において、前記電圧制御発振器の制御量に対応する制御幅情報は、
位相差検出時間間隔が所定の時間間隔以下である場合、
ゼロまたは最小値に設定されていることを特徴とするデ
ィジタルＰＬＬ回路。
【請求項１１】請求項１〜１０の何れかにおいて、前記リファレンス入力信号の周波数に対する電圧制御発
振器の出力周波数の比を大きくとり、且つ一定時間内で
の位相誤差に許容範囲を設けることを特徴とするディジ
タルＰＬＬ回路。
【請求項１２】請求項１〜７の何れかにおいて、一の位相差検出時点での位相ずれ方向が、前回の位相差
検出時の方向と同じである場合のみ、位相制御を行うこ
とを特徴とするディジタルＰＬＬ回路。