JPH1188155A - 高速小振幅データストリーム用のクロック復元システム - Google Patents
高速小振幅データストリーム用のクロック復元システムInfo
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- JPH1188155A JPH1188155A JP12737498A JP12737498A JPH1188155A JP H1188155 A JPH1188155 A JP H1188155A JP 12737498 A JP12737498 A JP 12737498A JP 12737498 A JP12737498 A JP 12737498A JP H1188155 A JPH1188155 A JP H1188155A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 小振幅となる可能性のある高速のデータスト
リームからクロック信号を復元できるようにするクロッ
ク復元システム。 【解決手段】 クロック復元システム１０には、エッジ
検出器１２と、発振器２０と、制御回路４０，４２，４
６，５０とを備える。エッジ検出器１２は、入力データ
ストリームを処理して、入力データストリーム内のデー
タ遷移に基づいて第１の制御信号として電流信号Ｉsを
発生する。第１制御信号は、発振器２０に対し“ノイズ
信号"となる。制御回路は、発振器２０からフィードバ
ックされた出力と、入力データストリームの周波数に対
し所定の許容差範囲内で一致した基準周波数のローカル
クロックとの間の差に基づいて、発振器２０に対し第２
信号として電圧制御信号Ｖctlを出力する。第２制御信
号は、発振器を制御することにより、発振器出力の周波
数が入力データストリームのものと実質上等しくなるよ
うにする。
リームからクロック信号を復元できるようにするクロッ
ク復元システム。 【解決手段】 クロック復元システム１０には、エッジ
検出器１２と、発振器２０と、制御回路４０，４２，４
６，５０とを備える。エッジ検出器１２は、入力データ
ストリームを処理して、入力データストリーム内のデー
タ遷移に基づいて第１の制御信号として電流信号Ｉsを
発生する。第１制御信号は、発振器２０に対し“ノイズ
信号"となる。制御回路は、発振器２０からフィードバ
ックされた出力と、入力データストリームの周波数に対
し所定の許容差範囲内で一致した基準周波数のローカル
クロックとの間の差に基づいて、発振器２０に対し第２
信号として電圧制御信号Ｖctlを出力する。第２制御信
号は、発振器を制御することにより、発振器出力の周波
数が入力データストリームのものと実質上等しくなるよ
うにする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック復元シス
テムに関し、特に高速小振幅データストリームからクロ
ック信号を復元するための開ループ位相ロック型クロッ
ク復元発振器回路に関するものである。
テムに関し、特に高速小振幅データストリームからクロ
ック信号を復元するための開ループ位相ロック型クロッ
ク復元発振器回路に関するものである。
【０００２】
【従来の技術】高速で低電力のクロック復元回路は、高
性能の通信システムにおいて幅広い用途が見出されてい
る。例えば、クロック復元回路は、ファイバ光学受信器
のフロントエンドにおいて使用されている。クロック復
元回路は、小振幅となる可能性のあるデータストリーム
からクロック信号を復元することにより、そのデータス
トリームを元の周波数で再生できるようにする。位相検
出器は、代表的には、ＮＲＺ（non-return-to-zero）の
データストリームからのクロック復元に対し使用されて
いる。
性能の通信システムにおいて幅広い用途が見出されてい
る。例えば、クロック復元回路は、ファイバ光学受信器
のフロントエンドにおいて使用されている。クロック復
元回路は、小振幅となる可能性のあるデータストリーム
からクロック信号を復元することにより、そのデータス
トリームを元の周波数で再生できるようにする。位相検
出器は、代表的には、ＮＲＺ（non-return-to-zero）の
データストリームからのクロック復元に対し使用されて
いる。
【０００３】
【発明が解決しようとする課題】しかし、データストリ
ームの速度が技術の限界点にくると、位相差測定に頼る
在来の位相検出器を使用することは不可能となる。極め
て高い速度においては、復元回路は、遅いまたは早いデ
ジタル位相サンプルを判定するのに、データ遷移の瞬間
におけるデータしかサンプルできない。このことは、Ｃ
ＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミ
コンダクタ）において例えば２ギガビット／秒のデータ
レートに対してクロック復元を実行するときには、特に
当てはまる。さらに、在来のアナログ技術では、制御電
圧を蓄積するのにローパスフィルタを必要とし、これ
は、集積形態においては大量の面積をとり、したがって
ノイズカップリングに敏感となってしまう。また、クロ
ック復元を行う在来のアナログ技術は、不安定化する位
相シフトを作り出すループ遅延の結果としての安定性問
題のため、データレートの１／５０以下程度の復元帯域
幅しか実現できない。
ームの速度が技術の限界点にくると、位相差測定に頼る
在来の位相検出器を使用することは不可能となる。極め
て高い速度においては、復元回路は、遅いまたは早いデ
ジタル位相サンプルを判定するのに、データ遷移の瞬間
におけるデータしかサンプルできない。このことは、Ｃ
ＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミ
コンダクタ）において例えば２ギガビット／秒のデータ
レートに対してクロック復元を実行するときには、特に
当てはまる。さらに、在来のアナログ技術では、制御電
圧を蓄積するのにローパスフィルタを必要とし、これ
は、集積形態においては大量の面積をとり、したがって
ノイズカップリングに敏感となってしまう。また、クロ
ック復元を行う在来のアナログ技術は、不安定化する位
相シフトを作り出すループ遅延の結果としての安定性問
題のため、データレートの１／５０以下程度の復元帯域
幅しか実現できない。
【０００４】連続時間処理形のクロック復元回路、例え
ばＬＣ同調形フィルタあるいは四相相関器（quadricorr
elator）を調査した結果、これはより低いパワーを約束
しているが、その理由は、データ遷移の可能性のある間
のデータをサンプルするためにのみ使用する超高速クロ
ックおよび回路を回避するからである。しかし、この方
法を主流のデジタルＣＭＯＳにおいて実現するのは、極
めて困難である。
ばＬＣ同調形フィルタあるいは四相相関器（quadricorr
elator）を調査した結果、これはより低いパワーを約束
しているが、その理由は、データ遷移の可能性のある間
のデータをサンプルするためにのみ使用する超高速クロ
ックおよび回路を回避するからである。しかし、この方
法を主流のデジタルＣＭＯＳにおいて実現するのは、極
めて困難である。
【０００５】非線形の連続時間処理形クロック復元回路
の１つの形態は、B. Razaviにより、“A 2.5-Gb/s 15m-m
W Clock Recovery Circuit," IEEE J. Solid-State Cir
cuits, vol.31, pp 472-480, April 1996において提案
されている。この論文は、20GHz 1-μm BiCMOS技術で製
造した高速クロック復元回路の設計について記述してい
る。しかし、この設計は、バイポーラシステムを使って
おり、これはＣＭＯＳ技術には適していない。また、そ
の制御ループは、安定性の問題を呈する可能性がある。
の１つの形態は、B. Razaviにより、“A 2.5-Gb/s 15m-m
W Clock Recovery Circuit," IEEE J. Solid-State Cir
cuits, vol.31, pp 472-480, April 1996において提案
されている。この論文は、20GHz 1-μm BiCMOS技術で製
造した高速クロック復元回路の設計について記述してい
る。しかし、この設計は、バイポーラシステムを使って
おり、これはＣＭＯＳ技術には適していない。また、そ
の制御ループは、安定性の問題を呈する可能性がある。
【０００６】したがって、本発明の目的は、小振幅とな
る可能性のある高速のデータストリームからのクロック
信号の復元を可能にする安定なクロック復元システムを
提供することである。
る可能性のある高速のデータストリームからのクロック
信号の復元を可能にする安定なクロック復元システムを
提供することである。
【０００７】
【課題を解決するための手段】本発明は、非線形発振器
の通常は回避する特性をクロック復元システムにおいて
使用して、その発振器を入来信号に対し位相をロックさ
せるようにする。その特性は、発振器がその固有の周波
数の近くのノイズを増幅するという事に関係している。
の通常は回避する特性をクロック復元システムにおいて
使用して、その発振器を入来信号に対し位相をロックさ
せるようにする。その特性は、発振器がその固有の周波
数の近くのノイズを増幅するという事に関係している。
【０００８】本発明の１つの形態によれば、クロック復
元システムは、入力データストリームを処理して、所定
の範囲内の周波数で第１の制御信号を発生する処理回路
を備える。好ましい実施例においては、該処理回路は、
エッジ検出器と電圧制御式電流源を備える。前記入力デ
ータストリームは、前記エッジ検出器に与え、そして前
記エッジ検出器は、前記入力データストリームを微分し
整流して、前記入力データストリーム内の１つのデータ
遷移に各パルスが対応した一連のパルスを発生する。
元システムは、入力データストリームを処理して、所定
の範囲内の周波数で第１の制御信号を発生する処理回路
を備える。好ましい実施例においては、該処理回路は、
エッジ検出器と電圧制御式電流源を備える。前記入力デ
ータストリームは、前記エッジ検出器に与え、そして前
記エッジ検出器は、前記入力データストリームを微分し
整流して、前記入力データストリーム内の１つのデータ
遷移に各パルスが対応した一連のパルスを発生する。
【０００９】本発明の別の形態によれば、前記クロック
復元システムは、第１入力と、第２入力と、出力とを有
する発振器を備える。前記第１制御信号は、前記発振器
を制御するため前記発振器の前記第１入力に結合する。
好ましい実施例においては、前記発振器は、３段リング
の電圧制御発振器（ＶＣＯ）で構成し、したがって前記
第１制御信号は、前記発振器の固有の周波数に実質上等
しい周波数を有する。前記第１制御信号は、前記発振器
に対し“ノイズ信号"となる。
復元システムは、第１入力と、第２入力と、出力とを有
する発振器を備える。前記第１制御信号は、前記発振器
を制御するため前記発振器の前記第１入力に結合する。
好ましい実施例においては、前記発振器は、３段リング
の電圧制御発振器（ＶＣＯ）で構成し、したがって前記
第１制御信号は、前記発振器の固有の周波数に実質上等
しい周波数を有する。前記第１制御信号は、前記発振器
に対し“ノイズ信号"となる。
【００１０】本発明のさらに別の形態によれば、前記ク
ロック復元システムは、前記発振器出力と基準周波数信
号との間の差に基づいて第２制御信号を出力する制御回
路を備える。前記第２制御信号は、前記発振器を制御す
るため前記発振器の前記第２入力に結合し、これによ
り、前記発振器出力の前記周波数が前記入力データスト
リームのものと実質上等しくなるようにする。好ましい
実施例においては、前記制御回路は、周波数検出器とロ
ーパスフィルタを備える。前記周波数検出器は、前記発
振器の前記出力を前記基準周波数信号と比較してその比
較結果を出力する。前記ローパスフィルタは、前記周波
数検出器に結合していて、前記比較結果のローパスフィ
ルタ処理を実行することにより前記第２制御信号を生成
する。
ロック復元システムは、前記発振器出力と基準周波数信
号との間の差に基づいて第２制御信号を出力する制御回
路を備える。前記第２制御信号は、前記発振器を制御す
るため前記発振器の前記第２入力に結合し、これによ
り、前記発振器出力の前記周波数が前記入力データスト
リームのものと実質上等しくなるようにする。好ましい
実施例においては、前記制御回路は、周波数検出器とロ
ーパスフィルタを備える。前記周波数検出器は、前記発
振器の前記出力を前記基準周波数信号と比較してその比
較結果を出力する。前記ローパスフィルタは、前記周波
数検出器に結合していて、前記比較結果のローパスフィ
ルタ処理を実行することにより前記第２制御信号を生成
する。
【００１１】したがって、前記発振器は、前記第１制御
信号で制御することにより、前記発振器出力を前記入力
データストリームに対し位相ロックしたがって周波数ロ
ックさせる。前記発振器出力は、前記入力データストリ
ームの復元したクロック信号として提供する。
信号で制御することにより、前記発振器出力を前記入力
データストリームに対し位相ロックしたがって周波数ロ
ックさせる。前記発振器出力は、前記入力データストリ
ームの復元したクロック信号として提供する。
【００１２】その他の目的および達成事項は、本発明の
より十分な理解と共に、添付の図面と一緒に以下の説明
および特許請求の範囲の記載を参照することにより明ら
かとなりまた理解することができる。
より十分な理解と共に、添付の図面と一緒に以下の説明
および特許請求の範囲の記載を参照することにより明ら
かとなりまた理解することができる。
【００１３】
【実施の形態】図１は、本発明の好ましい実施例によ
る、高速入力シリアルデータからクロック信号を復元す
るクロック復元システム１０のブロック図を示してい
る。クロック復元システム１０は、エッジ検出器１２
と、電圧制御式電流源１６と、電圧制御発振器（ＶＣ
Ｏ）２０と、分周器回路４２と、周波数検出器４６と、
ローパスフィルタ５０と、遅延回路５４と、そしてデー
タ復元回路５６とから成っている。１．２５Ｇｂｐｓ
（ギガビット／秒）の高速の入力シリアルデータは、エ
ッジ検出器１２に供給し、そしてこの検出器は、その入
力シリアルデータに対し非線形の処理を行う。エッジ検
出器１２は、先ず、入力データを微分して導関数（deri
vative）を生成し、そしてこの導関数の整流を行う。
る、高速入力シリアルデータからクロック信号を復元す
るクロック復元システム１０のブロック図を示してい
る。クロック復元システム１０は、エッジ検出器１２
と、電圧制御式電流源１６と、電圧制御発振器（ＶＣ
Ｏ）２０と、分周器回路４２と、周波数検出器４６と、
ローパスフィルタ５０と、遅延回路５４と、そしてデー
タ復元回路５６とから成っている。１．２５Ｇｂｐｓ
（ギガビット／秒）の高速の入力シリアルデータは、エ
ッジ検出器１２に供給し、そしてこの検出器は、その入
力シリアルデータに対し非線形の処理を行う。エッジ検
出器１２は、先ず、入力データを微分して導関数（deri
vative）を生成し、そしてこの導関数の整流を行う。
【００１４】図２には、入力データ、入力データの導関
数、およびエッジ検出器１２の出力の１例を図示してい
る。図２に示したように、入力データの導関数は、１つ
のシーケンスのパルスであり、その各パルスは、入力デ
ータの０から１あるいは１から０への遷移を表してい
る。導関数信号は、その整流を行うことにより、それら
パルス全てを１つの方向に整流し、そしてこの整流した
パルスを、エッジ検出器１２が出力する。
数、およびエッジ検出器１２の出力の１例を図示してい
る。図２に示したように、入力データの導関数は、１つ
のシーケンスのパルスであり、その各パルスは、入力デ
ータの０から１あるいは１から０への遷移を表してい
る。導関数信号は、その整流を行うことにより、それら
パルス全てを１つの方向に整流し、そしてこの整流した
パルスを、エッジ検出器１２が出力する。
【００１５】エッジ検出器１２の出力は、一連の電圧パ
ルスであり、これは、図１に示した電圧制御式電流源１
６に供給する。この好ましい実施例においては、電流源
１６は、ｐ型ＭＯＳトランジスタから成っている。この
電流源１６は、エッジ検出器１２が出力した電圧に応答
して電流信号ＩsをＶＣＯ２０に与える。したがって、
電流源１６は、入力シリアルデータが１つのデータ遷移
をもつ度に、１つの電流パルスをＶＣＯ２０内に提供す
る。電流信号Ｉsは、ＶＣＯ２０の固有の周波数に極め
て近い周波数にあり、そのＶＣＯ２０の固有の周波数
は、周波数同期ループエレメント４２、４６、および５
０がつくるＶctlにより設定される。このようにして、
ＶＣＯ２０の出力は、後述のように、入力シリアルデー
タの周波数に位相ロックさせる。
ルスであり、これは、図１に示した電圧制御式電流源１
６に供給する。この好ましい実施例においては、電流源
１６は、ｐ型ＭＯＳトランジスタから成っている。この
電流源１６は、エッジ検出器１２が出力した電圧に応答
して電流信号ＩsをＶＣＯ２０に与える。したがって、
電流源１６は、入力シリアルデータが１つのデータ遷移
をもつ度に、１つの電流パルスをＶＣＯ２０内に提供す
る。電流信号Ｉsは、ＶＣＯ２０の固有の周波数に極め
て近い周波数にあり、そのＶＣＯ２０の固有の周波数
は、周波数同期ループエレメント４２、４６、および５
０がつくるＶctlにより設定される。このようにして、
ＶＣＯ２０の出力は、後述のように、入力シリアルデー
タの周波数に位相ロックさせる。
【００１６】好ましい実施例では、ＶＣＯ２０は、３段
リング発振器であるが、その他のタイプのリング発振器
も使用できる。ＶＣＯ２０の各段は、ｎ型ＭＯＳトラン
ジスタ３２に結合した電圧制御式電流源２４を含んでい
る。電流源２４もまた、好ましくは、ｐ型ＭＯＳトラン
ジスタで構成する。ＶＣＯ２０は、電圧信号Ｖctlと電
流信号Ｉsとにより制御する。ＶＣＯ２０の出力は、入
力シリアルデータの復元したクロック信号Ｖrとして、
バッファ回路３８を介してデータ復元回路５６に供給す
る。また、ＶＣＯ２０の出力は、電圧制御信号Ｖctlの
生成のため、バッファ回路４０を介して分周器回路４２
にフィードバックする。復元したクロック信号Ｖrは、
２つの成分ＶiとＶsとを含んでいる。Ｖiは、Ｖctlのみ
を印加したときのＶＣＯ２０の出力であり、そしてＶs
は、Ｉsを印加したときのＶＣＯの出力であって、十分
な振幅でしかもＶiに周波数が十分近い。
リング発振器であるが、その他のタイプのリング発振器
も使用できる。ＶＣＯ２０の各段は、ｎ型ＭＯＳトラン
ジスタ３２に結合した電圧制御式電流源２４を含んでい
る。電流源２４もまた、好ましくは、ｐ型ＭＯＳトラン
ジスタで構成する。ＶＣＯ２０は、電圧信号Ｖctlと電
流信号Ｉsとにより制御する。ＶＣＯ２０の出力は、入
力シリアルデータの復元したクロック信号Ｖrとして、
バッファ回路３８を介してデータ復元回路５６に供給す
る。また、ＶＣＯ２０の出力は、電圧制御信号Ｖctlの
生成のため、バッファ回路４０を介して分周器回路４２
にフィードバックする。復元したクロック信号Ｖrは、
２つの成分ＶiとＶsとを含んでいる。Ｖiは、Ｖctlのみ
を印加したときのＶＣＯ２０の出力であり、そしてＶs
は、Ｉsを印加したときのＶＣＯの出力であって、十分
な振幅でしかもＶiに周波数が十分近い。
【００１７】ＶＣＯ２０は、電圧信号Ｖctlで制御する
ことにより、ＶＣＯ２０の固有の周波数（すなわち、Ｖ
ctlのみを印加したとき）が、入力シリアルデータの周
波数に非常に近くなるようにする。これは、ＶＣＯ２０
をローカルクロック信号に対しロックすることにより行
うが、そのローカルクロック信号の周波数は、入力シリ
アルデータのレートに対し例えば、1,000 ppm（parts p
er million）内で合致するように設定する。このローカ
ルクロック信号は、一般に、本発明を実装するシステム
においては利用可能である。また、このローカルクロッ
ク信号は、別個に生成することもできる。ローカルクロ
ック信号と分周器４２の出力とは、以下でさらに説明す
るように、周波数検出器４６に供給する。
ことにより、ＶＣＯ２０の固有の周波数（すなわち、Ｖ
ctlのみを印加したとき）が、入力シリアルデータの周
波数に非常に近くなるようにする。これは、ＶＣＯ２０
をローカルクロック信号に対しロックすることにより行
うが、そのローカルクロック信号の周波数は、入力シリ
アルデータのレートに対し例えば、1,000 ppm（parts p
er million）内で合致するように設定する。このローカ
ルクロック信号は、一般に、本発明を実装するシステム
においては利用可能である。また、このローカルクロッ
ク信号は、別個に生成することもできる。ローカルクロ
ック信号と分周器４２の出力とは、以下でさらに説明す
るように、周波数検出器４６に供給する。
【００１８】図３は、ＶＣＯ２０の周波数動作領域を示
している。電圧制御信号Ｖctlが減少して２．４Ｖにな
ると、Ｖctlを印加する電流源２４のｐ−ＭＯＳトラン
ジスタは、ターンオンする。したがって、バイアス電流
Ｉbがその電流源において生成されて、ＶＣＯ２０は動
作を開始する。Ｖctlがさらに減少するにつれ、バイア
ス電流ＩbとそしてＶＣＯ２０の周波数とは上昇する。
している。電圧制御信号Ｖctlが減少して２．４Ｖにな
ると、Ｖctlを印加する電流源２４のｐ−ＭＯＳトラン
ジスタは、ターンオンする。したがって、バイアス電流
Ｉbがその電流源において生成されて、ＶＣＯ２０は動
作を開始する。Ｖctlがさらに減少するにつれ、バイア
ス電流ＩbとそしてＶＣＯ２０の周波数とは上昇する。
【００１９】図４は、周波数検出器４６とローパスフィ
ルタ５０の等価回路表現と、本発明の好ましい実施例に
おけるそれらの動作を示している。周波数検出器４６
は、本質的には、周波数−電流変換器である。入力電圧
信号Ｖ1およびＶ2は、周波数検出器４６に対し入力し
て、電流信号Ｉ1およびＩ2へそれぞれ変換する。出力電
流Ｉoutの平均値は、以下に示すように、それら入力信
号間の周波数差に比例している。
ルタ５０の等価回路表現と、本発明の好ましい実施例に
おけるそれらの動作を示している。周波数検出器４６
は、本質的には、周波数−電流変換器である。入力電圧
信号Ｖ1およびＶ2は、周波数検出器４６に対し入力し
て、電流信号Ｉ1およびＩ2へそれぞれ変換する。出力電
流Ｉoutの平均値は、以下に示すように、それら入力信
号間の周波数差に比例している。
【数１】Ｉout（平均）＝ｋF（Ｆ1−Ｆ2） ただし、ｋFは比例定数であり、Ｆ1はＶ1の周波数であ
り、そしてＦ2はＶ2の周波数である。
り、そしてＦ2はＶ2の周波数である。
【００２０】ローパスフィルタ５０は、一端をグランド
に接続したキャパシタを含んでいる。このローパスフィ
ルタ５０は、周波数検出器４６からの電流出力Ｉoutを
積分して、さらに後述するように、電圧制御信号Ｖctl
を生成する。
に接続したキャパシタを含んでいる。このローパスフィ
ルタ５０は、周波数検出器４６からの電流出力Ｉoutを
積分して、さらに後述するように、電圧制御信号Ｖctl
を生成する。
【００２１】図５は、図３の回路の種々の入力信号およ
び出力信号のタイミング図を示している。図５に示した
ように、Ｖ1が低レベルから高レベルへ遷移したときは
つねに、１つのパルスが電流信号Ｉ1内で生成される。
同様に、Ｖ2が低レベルから高レベルへ遷移したときは
つねに、１つのパルスが電流信号Ｉ2内で生成される。
Ｉ1およびＩ2内のそれらパルスは、向きが異なってい
る。これら２つの電流信号Ｉ1およびＩ2は、互いに加え
て電流出力Ｉoutを生成し、そしてこの出力は、ローパ
スフィルタ５０で積分することにより電圧制御信号Ｖ
ctlを発生する。
び出力信号のタイミング図を示している。図５に示した
ように、Ｖ1が低レベルから高レベルへ遷移したときは
つねに、１つのパルスが電流信号Ｉ1内で生成される。
同様に、Ｖ2が低レベルから高レベルへ遷移したときは
つねに、１つのパルスが電流信号Ｉ2内で生成される。
Ｉ1およびＩ2内のそれらパルスは、向きが異なってい
る。これら２つの電流信号Ｉ1およびＩ2は、互いに加え
て電流出力Ｉoutを生成し、そしてこの出力は、ローパ
スフィルタ５０で積分することにより電圧制御信号Ｖ
ctlを発生する。
【００２２】周波数検出器４６は、ＶＣＯ２０のフィー
ドバック出力信号をローカルクロック周波数と比較する
のを可能にする。その比較を行った結果を使うことによ
り制御電圧Ｖctlを生成し調節してＶＣＯ２０を制御
し、それによって、ＶＣＯ２０をローカルクロック信号
に対しロックする。このようにして、ＶＣＯ２０の固有
の周波数は、入力シリアルデータの周波数に非常に近い
ものとなるように制御する。
ドバック出力信号をローカルクロック周波数と比較する
のを可能にする。その比較を行った結果を使うことによ
り制御電圧Ｖctlを生成し調節してＶＣＯ２０を制御
し、それによって、ＶＣＯ２０をローカルクロック信号
に対しロックする。このようにして、ＶＣＯ２０の固有
の周波数は、入力シリアルデータの周波数に非常に近い
ものとなるように制御する。
【００２３】上記のように、ＶＣＯ２０は、制御電圧Ｖ
ctlと電流信号Ｉsの両方によって制御を行う。ＶＣＯ２
０の線形解析では、ＶＣＯ２０からの出力信号に２つの
成分があり得ることを示している。これら２つの成分
は、ＶＣＯ２０に制御電圧Ｖct lを印加した結果として
のＶＣＯ２０の固有の周波数にある信号Ｖiと、ＩsをＶ
ＣＯ２０に印加した結果としての電流信号Ｉsの周波数
にある信号Ｖsとである。ＶctlおよびＩsをＶＣＯ２０
に印加すると、ＶＣＯ２０の出力は、復元したクロック
Ｖr、すなわちＶiとＶsの和となる。電流信号ｌsの振幅
を十分に大きく設定することにより（例えば、０．６μ
ｍ ＣＭＯＳ技術では、５−１００μＡが代表的な範
囲）、ＶＣＯ２０の出力は、その周波数が完全にシフト
して周波数Ｉs内へとロックする。しかし、実際には、
Ｉsの振幅は、あまり大きくする必要はないが、その理
由は、Ｉsの周波数がＶＣＯの固有の周波数に非常に近
いときにはループがかなりのゲインを提供するからであ
る。
ctlと電流信号Ｉsの両方によって制御を行う。ＶＣＯ２
０の線形解析では、ＶＣＯ２０からの出力信号に２つの
成分があり得ることを示している。これら２つの成分
は、ＶＣＯ２０に制御電圧Ｖct lを印加した結果として
のＶＣＯ２０の固有の周波数にある信号Ｖiと、ＩsをＶ
ＣＯ２０に印加した結果としての電流信号Ｉsの周波数
にある信号Ｖsとである。ＶctlおよびＩsをＶＣＯ２０
に印加すると、ＶＣＯ２０の出力は、復元したクロック
Ｖr、すなわちＶiとＶsの和となる。電流信号ｌsの振幅
を十分に大きく設定することにより（例えば、０．６μ
ｍ ＣＭＯＳ技術では、５−１００μＡが代表的な範
囲）、ＶＣＯ２０の出力は、その周波数が完全にシフト
して周波数Ｉs内へとロックする。しかし、実際には、
Ｉsの振幅は、あまり大きくする必要はないが、その理
由は、Ｉsの周波数がＶＣＯの固有の周波数に非常に近
いときにはループがかなりのゲインを提供するからであ
る。
【００２４】ＶＣＯ２０の出力を電流信号Ｉsの周波数
に位相ロックさせるメカニズムについては、以下により
詳しく説明する。
に位相ロックさせるメカニズムについては、以下により
詳しく説明する。
【００２５】図６は、伝達関数Ｖs／Ｉsと、周波数差Ｗ
i−ＷsすなわちＶＣＯ２０の固有周波数ＷiとＩsのＷs
の周波数との間の差と、の間の関係を示している。図示
のように、伝達関数Ｖs／Ｉsのゲインは、ＷsがＷiに近
づくにつれ、すなわちＷi−Ｗsが減少するにつれ、増加
する。図６はまた、Ｖsの振幅がＶiに匹敵するようにな
ると、ＶＣＯ２０は新たな発振モードに入ることを示し
ており、そしてここでは、周波数Ｗiの信号Ｖiは抑制さ
れるが、それは、ＶＣＯ２０が、信号Ｖsを周波数Ｗsで
の復元クロックＶrとして出力するだけであるからであ
る。Ｖsの振幅は、飽和によるＶＣＯの非線形により制
限されることになり、したがって伝達関数Ｖs／Ｉsは、
この領域では平坦となる。言い換えれば、エッジ検出器
１２が十分な電流信号ＩsをＶＣＯ２０に提供すると、
Ｖsの振幅は、その最大値に達し、したがってＩsが増加
してもそれ以上大きくはならない。しかし、上記のよう
に、実際にはＩsの振幅は、あまり大きくする必要はな
いが、その理由は、Ｉsの周波数Ｗsが固有の周波数Ｗi
に非常に近いときには、ループがかなりのゲインを提供
するからである。これは、自動的に行われるが、それ
は、データレートとローカルクロックとがある最大のｐ
ｐｍ偏移（maximum ppm deviation）を有するからであ
る。
i−ＷsすなわちＶＣＯ２０の固有周波数ＷiとＩsのＷs
の周波数との間の差と、の間の関係を示している。図示
のように、伝達関数Ｖs／Ｉsのゲインは、ＷsがＷiに近
づくにつれ、すなわちＷi−Ｗsが減少するにつれ、増加
する。図６はまた、Ｖsの振幅がＶiに匹敵するようにな
ると、ＶＣＯ２０は新たな発振モードに入ることを示し
ており、そしてここでは、周波数Ｗiの信号Ｖiは抑制さ
れるが、それは、ＶＣＯ２０が、信号Ｖsを周波数Ｗsで
の復元クロックＶrとして出力するだけであるからであ
る。Ｖsの振幅は、飽和によるＶＣＯの非線形により制
限されることになり、したがって伝達関数Ｖs／Ｉsは、
この領域では平坦となる。言い換えれば、エッジ検出器
１２が十分な電流信号ＩsをＶＣＯ２０に提供すると、
Ｖsの振幅は、その最大値に達し、したがってＩsが増加
してもそれ以上大きくはならない。しかし、上記のよう
に、実際にはＩsの振幅は、あまり大きくする必要はな
いが、その理由は、Ｉsの周波数Ｗsが固有の周波数Ｗi
に非常に近いときには、ループがかなりのゲインを提供
するからである。これは、自動的に行われるが、それ
は、データレートとローカルクロックとがある最大のｐ
ｐｍ偏移（maximum ppm deviation）を有するからであ
る。
【００２６】図７は、異なった振幅の電流信号Ｉs1およ
びＩs2をＶＣＯ２０に印加したときの、伝達関数Ｖs／
ＩsとＩsの周波数Ｗsとの間の関係を示している。この
図７では、Ｖs1とＶs2は、Ｉs1とＩs2（Ｉs1はＩs2より
も大きい）をＶＣＯ２０に印加することによりＶＣＯ２
０が発生する。Ｖs／Ｉsの平坦となった領域は、ＶＣＯ
２０が周波数Ｗsに位相ロックしている範囲を示す。こ
の平坦領域の幅、したがってＶＣＯのロックレンジは、
電流信号Ｉsの振幅に依存して変化する。図７の曲線
は、より大きな振幅をもつ電流信号Ｉs1をＶＣＯ２０に
印加した場合についての、Ｖs1に関連した広くなったロ
ックレンジすなわちロックレンジ２を示している。ま
た、図７は、より大きな電流信号Ｉs1が周波数ロックを
より早くすることも示している。しかし、周波数差Ｗi
−Ｗsはこのクロック復元システムでは小さいため（す
なわち、最大で、１．２５ＧＨｚに対し１．２５ＭＨ
ｚ）、ロックレンジが全ての関心のある入力データ周波
数を含むようにするのに十分な振幅で電流Ｉsを供給す
ることは、困難である。
びＩs2をＶＣＯ２０に印加したときの、伝達関数Ｖs／
ＩsとＩsの周波数Ｗsとの間の関係を示している。この
図７では、Ｖs1とＶs2は、Ｉs1とＩs2（Ｉs1はＩs2より
も大きい）をＶＣＯ２０に印加することによりＶＣＯ２
０が発生する。Ｖs／Ｉsの平坦となった領域は、ＶＣＯ
２０が周波数Ｗsに位相ロックしている範囲を示す。こ
の平坦領域の幅、したがってＶＣＯのロックレンジは、
電流信号Ｉsの振幅に依存して変化する。図７の曲線
は、より大きな振幅をもつ電流信号Ｉs1をＶＣＯ２０に
印加した場合についての、Ｖs1に関連した広くなったロ
ックレンジすなわちロックレンジ２を示している。ま
た、図７は、より大きな電流信号Ｉs1が周波数ロックを
より早くすることも示している。しかし、周波数差Ｗi
−Ｗsはこのクロック復元システムでは小さいため（す
なわち、最大で、１．２５ＧＨｚに対し１．２５ＭＨ
ｚ）、ロックレンジが全ての関心のある入力データ周波
数を含むようにするのに十分な振幅で電流Ｉsを供給す
ることは、困難である。
【００２７】時々、パッケージ内のオンチップ、ＰＣボ
ード、またはケーブル内において、デジタルまたはアナ
ログの信号のカップリングノイズにより、入力シリアル
データに位相シフトがあることがある。その結果とし
て、そのデータ位相シフトは、データ遷移を新たな位置
において生じさせる。図８は、この現象を図示してお
り、そしてどのようにして本発明がその位相誤差を補正
するかを示している。図８に示したように、予期したデ
ータ遷移の位置は、ａからｆである。位置ａから位置ｃ
では、入力シリアルデータに位相シフトはないため、予
期データ遷移の位置と実際のデータ遷移の位置との間の
データ位相差ΔΦdは、ゼロである。同様に、位置ａか
ら位置ｃでは、予期クロック遷移の位置と実際のクロッ
ク遷移の位置との間の復元クロック位相差ΔΦclkは、
ゼロである。このため、位置ａから位置ｃでは、データ
位相差ΔΦdと復元クロック位相差ΔΦclkとの間の位相
誤差Φeはゼロとなる。したがって、実際の復元クロッ
ク信号Ｖrは、入力シリアルデータの周波数にロックし
ている。
ード、またはケーブル内において、デジタルまたはアナ
ログの信号のカップリングノイズにより、入力シリアル
データに位相シフトがあることがある。その結果とし
て、そのデータ位相シフトは、データ遷移を新たな位置
において生じさせる。図８は、この現象を図示してお
り、そしてどのようにして本発明がその位相誤差を補正
するかを示している。図８に示したように、予期したデ
ータ遷移の位置は、ａからｆである。位置ａから位置ｃ
では、入力シリアルデータに位相シフトはないため、予
期データ遷移の位置と実際のデータ遷移の位置との間の
データ位相差ΔΦdは、ゼロである。同様に、位置ａか
ら位置ｃでは、予期クロック遷移の位置と実際のクロッ
ク遷移の位置との間の復元クロック位相差ΔΦclkは、
ゼロである。このため、位置ａから位置ｃでは、データ
位相差ΔΦdと復元クロック位相差ΔΦclkとの間の位相
誤差Φeはゼロとなる。したがって、実際の復元クロッ
ク信号Ｖrは、入力シリアルデータの周波数にロックし
ている。
【００２８】しかし、その後において、入力シリアルデ
ータにおける位相シフトのため、データ遷移が、位置
ｄ、ｅおよびｆではなく、位置ｄ'、ｅ'およびｆ'でそ
れぞれ起きる。この例においては、位置ｄ'では、−１
６０ｐｓ（ピコ秒）のデータ位相シフトがあると仮定す
る。さらに、エッジ検出器１２（図１）のレシオファク
タＲは０．５と仮定する。エッジ検出器１２は、入力シ
リアルデータに位相シフトΔΦdがあるときに、エッジ
検出器１２が電流信号Ｉsを生成することによって、第
１の新たなデータ遷移の生起時にΔΦclkにΔΦdＲの位
相シフトを生じさせ、第２の新たなデータ遷移の生起時
にΔΦdＲ2の位相シフトを生じさせ、第３の新たなデー
タ遷移の生起時にΔΦdＲ3の位相シフトを生じさせる等
を行うように、動作する。この例では、クロック信号Δ
Φclkは、図８に示したように、位置ｄ'、ｅ'およびｆ'
においてそれぞれ−８０ｐｓ、−４０ｐｓ、および−２
０ｐｓの位相シフトを有する。図８においては、点線の
曲線Ｖrは、位相補正電流パルスＩsを印加しなかったと
きに現れる復元クロック信号を示し、そして実線は、実
際の復元クロック信号を表している。
ータにおける位相シフトのため、データ遷移が、位置
ｄ、ｅおよびｆではなく、位置ｄ'、ｅ'およびｆ'でそ
れぞれ起きる。この例においては、位置ｄ'では、−１
６０ｐｓ（ピコ秒）のデータ位相シフトがあると仮定す
る。さらに、エッジ検出器１２（図１）のレシオファク
タＲは０．５と仮定する。エッジ検出器１２は、入力シ
リアルデータに位相シフトΔΦdがあるときに、エッジ
検出器１２が電流信号Ｉsを生成することによって、第
１の新たなデータ遷移の生起時にΔΦclkにΔΦdＲの位
相シフトを生じさせ、第２の新たなデータ遷移の生起時
にΔΦdＲ2の位相シフトを生じさせ、第３の新たなデー
タ遷移の生起時にΔΦdＲ3の位相シフトを生じさせる等
を行うように、動作する。この例では、クロック信号Δ
Φclkは、図８に示したように、位置ｄ'、ｅ'およびｆ'
においてそれぞれ−８０ｐｓ、−４０ｐｓ、および−２
０ｐｓの位相シフトを有する。図８においては、点線の
曲線Ｖrは、位相補正電流パルスＩsを印加しなかったと
きに現れる復元クロック信号を示し、そして実線は、実
際の復元クロック信号を表している。
【００２９】上記の位相誤差は、以下のように表せる。
【数２】−Φe＝ΔΦd−ΔΦclk 図８に示したように、シリアルデータがエッジ検出器に
入力されて新たなデータ遷移が位置ｄ'、ｅ'およびｆ'
で生起するとき、ΔΦclkは、指数関数的に変化して、
それらの位置において−８０ｐｓ、−１２０ｐｓおよび
−１４０ｐｓとなっている。したがって、ΔΦclkは、
ΔΦdに近くなるようにＩsにより補正している。結局
は、ΔΦclkはΔΦdに等しくなり、そしてこの時点で、
実際の復元クロック信号は、入力シリアルデータの周波
数に再びロックする。この位相ロックは、電流信号Ｉs
のパルス中心が復元クロック信号Ｖrの最大振幅と整列
したときに生ずる。
入力されて新たなデータ遷移が位置ｄ'、ｅ'およびｆ'
で生起するとき、ΔΦclkは、指数関数的に変化して、
それらの位置において−８０ｐｓ、−１２０ｐｓおよび
−１４０ｐｓとなっている。したがって、ΔΦclkは、
ΔΦdに近くなるようにＩsにより補正している。結局
は、ΔΦclkはΔΦdに等しくなり、そしてこの時点で、
実際の復元クロック信号は、入力シリアルデータの周波
数に再びロックする。この位相ロックは、電流信号Ｉs
のパルス中心が復元クロック信号Ｖrの最大振幅と整列
したときに生ずる。
【００３０】図９のＡは、実際の復元クロック信号Ｖr
の位相シフトに対する、電流信号Ｉsの種々の位相シフ
トの影響を示している。図９のＢは、電流信号Ｉsの位
相と実際の復元クロック信号Ｖrの位相との間の位相差
を示している。図９のＡおよびＢから分かるように、電
流パルスの中心が −１８０°と＋１８０°とにおける
復元クロック信号の最大振幅と整列したとき、位相補正
θは０となる。図９Ａの点線は、復元クロック信号のそ
の結果のシフトを表している。
の位相シフトに対する、電流信号Ｉsの種々の位相シフ
トの影響を示している。図９のＢは、電流信号Ｉsの位
相と実際の復元クロック信号Ｖrの位相との間の位相差
を示している。図９のＡおよびＢから分かるように、電
流パルスの中心が −１８０°と＋１８０°とにおける
復元クロック信号の最大振幅と整列したとき、位相補正
θは０となる。図９Ａの点線は、復元クロック信号のそ
の結果のシフトを表している。
【００３１】以上、本発明について詳細な実施例で説明
したが、明らかなように、多くの代替、変更および変形
が上記の説明に照らして当業者には明らかである。した
がって、添付の特許請求の範囲の記載の精神および範囲
並びにその均等物の範囲内に入るそのような全ての代
替、変更および変形を包含することを意図している。
したが、明らかなように、多くの代替、変更および変形
が上記の説明に照らして当業者には明らかである。した
がって、添付の特許請求の範囲の記載の精神および範囲
並びにその均等物の範囲内に入るそのような全ての代
替、変更および変形を包含することを意図している。
【図１】本発明の好ましい実施例によるクロック復元シ
ステムのブロック図。
ステムのブロック図。
【図２】図１の実施例によるエッジ検出器の動作を示
す。
す。
【図３】図１の実施例による電圧制御発振器の周波数動
作領域を示す。
作領域を示す。
【図４】本発明の好ましい実施例による周波数検出器と
ローパスフィルタの等価回路を表す。
ローパスフィルタの等価回路を表す。
【図５】図４の回路の動作を示す種々のタイミング図を
示す。
示す。
【図６】伝達関数Ｖs／Ｉsと周波数差Ｗi−Ｗsとの間の
関係を示す。
関係を示す。
【図７】Ｖsの異なった振幅における伝達関数Ｖs／Ｉs
と周波数Ｗsとの間の関係を示す。
と周波数Ｗsとの間の関係を示す。
【図８】入力データストリーム内の位相シフトと復元し
たクロック信号内の位相シフトとの間の位相誤差を、い
かにして本発明により補正するかを示す。
たクロック信号内の位相シフトとの間の位相誤差を、い
かにして本発明により補正するかを示す。
【図９】ＡとＢは、実際に復元したクロック信号Ｖrに
対する電流信号１s内の種々の位相シフトの影響を示
す。
対する電流信号１s内の種々の位相シフトの影響を示
す。
１０ クロック復元システム １２ エッジ検出器 １６ 電圧制御式電流源 ２０ 電圧制御発振器（ＶＣＯ） ４２ 分周器回路 ４６ 周波数検出器 ５０ ローパスフィルタ ５４ 遅延回路 ５６ データ復元回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 ロバート・ボスニアク アメリカ合衆国カリフォルニア州95124, サン・ホセ，ハステド・アベニュー 1702
Claims (18)
- 【請求項１】クロック復元システムであって、 入力データストリームを処理して、所定の範囲内の周波
数で第１の制御信号を発生する処理回路と、 第１入力と、第２入力と、出力とを有する発振器であっ
て、前記発振器を制御するため前記発振器の前記第１入
力に前記第１制御信号を結合した、前記の発振器と、お
よび前記発振器の出力と基準周波数信号との間の差に基
づいて第２の制御信号を出力する制御回路であって、前
記発振器を制御するため前記発振器の前記第２入力に前
記第２制御信号を結合することにより、前記発振器出力
の前記周波数が前記入力データストリームのものと実質
上等しくなるようにする、前記の制御回路と、を備え、
前記発振器を前記第１制御信号により制御して、前記発
振器出力を、前記入力データストリームの前記周波数に
位相ロックさせて、前記入力データストリームの復元し
たクロック信号として提供すること、を特徴とするクロ
ック復元システム。 - 【請求項２】請求項１記載のクロック復元システムであ
って、前記第１制御信号は、前記発振器が前記入力デー
タストリームに位相ロックした前記復元クロック信号を
出力するようにさせるため、所定の値よりも小さくない
振幅を有すること、を特徴とするクロック復元システ
ム。 - 【請求項３】請求項１記載のクロック復元システムであ
って、前記第１制御信号の前記周波数は、前記第２制御
信号のみを前記発振器に入力したときには、前記発振器
の固有の周波数に実質上等しいこと、を特徴とするクロ
ック復元システム． - 【請求項４】請求項１記載のクロック復元システムであ
って、前記処理回路は、 前記入力データストリームを微分して導関数信号を生成
しそして該導関数信号を整流して、前記入力データスト
リーム内の１つのデータ遷移に各パルスが対応した一連
のパルスを発生するエッジ検出器と、および該エッジ検
出器に結合しており、前記エッジ検出器が発生する前記
一連のパルスに応答して、前記第１制御信号として電流
信号を出力する電圧制御式電流源と、を含むこと、を特
徴とするクロック復元システム。 - 【請求項５】請求項４記載のクロック復元システムであ
って、前記第１制御信号は、前記発振器が前記入力デー
タストリームに位相ロックした前記復元したクロック信
号を出力するようにさせるため、所定の値より小さくな
い振幅を有すること、を特徴とするクロック復元システ
ム。 - 【請求項６】請求項４記載のクロック復元システムであ
って、前記第１制御信号の前記周波数は、前記第２制御
信号のみを前記発振器に入力したとき、前記発振器の固
有の周波数に実質上等しいこと、を特徴とするクロック
復元システム。 - 【請求項７】請求項１記載のクロック復元システムであ
って、前記発振器は、電圧制御式の３段リング発振器か
ら成ること、を特徴とするクロック復元システム。 - 【請求項８】請求項１記載のクロック復元システムであ
って、前記制御回路は、 前記発振器の前記出力を前記基準周波数信号と比較しそ
してその比較結果を出力する周波数検出器と、および前
記周波数検出器に結合しており、前記比較結果のローパ
スフィルタ処理を実行して前記第２制御信号を生成する
ローパスフィルタと、を含むこと、を特徴とするクロッ
ク復元システム。 - 【請求項９】請求項１記載のクロック復元システムであ
って、前記基準周波数信号は、前記入力データストリー
ムの前記周波数と所定の許容差範囲内で一致するローカ
ルクロック信号であること、を特徴とするクロック復元
システム。 - 【請求項１０】請求項１記載のクロック復元システムで
あって、前記入力データストリームに位相シフトがある
とき、前記処理回路は、それに対応する位相シフトを所
定のレシオファクタで前記第１制御信号に生じさせ、こ
れによって、前記入力データストリーム内の前記位相シ
フトと前記復元クロック信号との間の位相誤差を徐々に
補正するようにし、そして前記復元クロック信号が、前
記入力データストリームの前記周波数に対し結局におい
て位相ロックするようにすること、を特徴とするクロッ
ク復元システム。 - 【請求項１１】高速入力データストリームからクロック
信号を復元するクロック復元システムであって、 前記入力データストリームを微分して導関数信号を生成
しそして前記導関数信号を整流して、前記入力データス
トリーム内の１つのデータ遷移に各パルスが対応した一
連のパルスを発生するエッジ検出器と、 該エッジ検出器に結合しており、かつ前記エッジ検出器
が発生する前記一連のパルスに応答して、電流信号を第
１制御信号として出力する電圧制御式電流源と、 第１入力と、第２入力と出力とを有する電圧制御発振器
であって、前記発振器を制御するため前記発振器の前記
第１入力に前記第１制御信号を結合し、また前記第１制
御信号は、前記発振器の固有の周波数に実質上等しい周
波数を有する、前記の電圧制御発振器と、 前記発振器の前記出力を基準周波数信号と比較してその
比較結果を出力する周波数検出器であって、前記基準周
波数信号は、前記入力データストリームの前記周波数と
所定の許容差範囲内で一致する、前記の周波数検出器
と、および該周波数検出器に結合しており、前記比較結
果のローパスフィルタ処理を実行して第２制御信号を生
成するローパスフィルタであって、前記第２制御信号
は、前記発振器を制御することにより、前記発振器出力
の前記周波数が前記入力データストリームのものと実質
上等しくなるようにする、前記のローパスフィルタと、
を含み、前記発振器を前記第１制御信号で制御すること
により、前記発振器出力を前記入力データストリームの
前記周波数に位相ロックさせそして前記入力データスト
リームの復元したクロック信号として提供すること、を
特徴とするクロック復元システム。 - 【請求項１２】請求項１１記載のクロック復元システム
であって、前記入力データストリームに位相シフトがあ
るとき、前記処理回路は、それに対応する位相シフトを
所定のレシオファクタで前記第１制御信号に生じさせ、
これにより、前記入力データストリーム内の前記位相シ
フトと前記復元クロック信号との間の位相誤差を徐々に
補正するようにし、そして前記復元クロック信号が、前
記入力データストリームの前記周波数に対し結局におい
て位相ロックするようにすること、を特徴とするクロッ
ク復元システム。 - 【請求項１３】高速入力データストリームからクロック
信号を復元するクロック復元システムであって、 前記入力データストリームを微分して導関数信号を生成
しそして前記導関数信号を整流して、前記入力データス
トリーム内の１つのデータ遷移に各パルスが対応した一
連のパルスを発生するエッジ検出器と、 該エッジ検出器に結合しており、かつ前記エッジ検出器
が発生する前記一連のパルスに応答して、電流信号を第
１制御信号として出力する電圧制御式電流源と、 第１入力と、第２入力と出力とを有する電圧制御発振器
であって、前記発振器を制御するため前記発振器の前記
第１入力に前記第１制御信号を結合し、また前記第１制
御信号は、前記発振器の固有の周波数に実質上等しい周
波数を有する、前記の電圧制御発振器と、 前記発振器の前記出力を基準周波数信号と比較してその
比較結果を出力する周波数検出器であって、前記基準周
波数信号は、前記入力データストリームの前記周波数と
所定の許容差範囲内で一致する、前記の周波数検出器
と、および該周波数検出器に結合しており、前記比較結
果のローパスフィルタ処理を実行して第２制御信号を生
成するローパスフィルタであって、前記第２制御信号
は、前記発振器を制御することにより、前記発振器出力
の前記周波数が前記入力データストリームのものと実質
上等しくなるようにする、前記のローパスフィルタと、
を含み、前記発振器を前記第２制御信号で制御すること
により、前記発振器を前記入力データストリームの前記
周波数に位相ロックさせそして前記出力を前記入力デー
タストリームの復元したクロック信号として発生するこ
と、を特徴とするクロック復元システム。 - 【請求項１４】請求項１３記載のクロック復元システム
であって、さらに、 前記入力データストリームを受けて前記入力データスト
リームの遅延させたコピーを発生するように結合した遅
延回路と、および該遅延回路と前記発振器の前記出力に
結合したデータ復元回路であって、前記復元クロック信
号にしたがって前記入力データストリームに対応する復
元データストリームを出力する、前記のデータ復元回路
と、を含むこと、を特徴とするクロック復元システム。 - 【請求項１５】請求項１４記載のクロック復元システム
であって、前記データ復元回路は、Ｄ型フリップフロッ
プから成ること、を特徴とするクロック復元システム。 - 【請求項１６】入力データストリームからクロック信号
を復元する方法であって、 入力データストリームを処理して、所定の範囲内の周波
数で第１制御信号を発生するステップと、 前記第１制御信号を使用して発振器を制御するステップ
と、 前記発振器出力と基準周波数信号との間の差に基づいて
第２制御信号を発生するステップと、 前記第２制御信号を使用して前記発振器を制御すること
により、前記発振器の出力の前記周波数が前記入力デー
タストリームのものに実質上等しくなるようにするステ
ップと、を含み、前記発振器を前記第２制御信号で制御
することにより、前記発振器を前記入力データストリー
ムの前記周波数に位相ロックさせそして前記出力を前記
入力データストリームの復元したクロック信号として発
生すること、を特徴とする復元方法。 - 【請求項１７】請求項１６記載の方法であって、前記第
１制御信号は、前記発振器が前記入力データストリーム
に位相ロックした前記復元したクロック信号を出力する
ように、所定の値よりも小さくない振幅を有すること、
を特徴とする復元方法。 - 【請求項１８】請求項１６記載の方法であって、前記第
１制御信号の前記周波数は、前記第２制御信号のみを前
記発振器に入力したときには、前記発振器の固有の周波
数に実質上等しいこと、を特徴とする復元方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US854151 | 1992-03-20 | ||
| US08/854,151 US5982834A (en) | 1997-05-09 | 1997-05-09 | Clock recovery system for high speed small amplitude data stream |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188155A true JPH1188155A (ja) | 1999-03-30 |
Family
ID=25317866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12737498A Pending JPH1188155A (ja) | 1997-05-09 | 1998-05-11 | 高速小振幅データストリーム用のクロック復元システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982834A (ja) |
| JP (1) | JPH1188155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9203601B2 (en) | 2013-10-17 | 2015-12-01 | Kabushiki Kaisha Toshiba | CDR circuit and serial communication interface circuit |
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1997
- 1997-05-09 US US08/854,151 patent/US5982834A/en not_active Expired - Lifetime
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1998
- 1998-05-11 JP JP12737498A patent/JPH1188155A/ja active Pending
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| US9203601B2 (en) | 2013-10-17 | 2015-12-01 | Kabushiki Kaisha Toshiba | CDR circuit and serial communication interface circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5982834A (en) | 1999-11-09 |
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