JPH1196012A - 分散制御装置 - Google Patents
分散制御装置Info
- Publication number
- JPH1196012A JPH1196012A JP9254904A JP25490497A JPH1196012A JP H1196012 A JPH1196012 A JP H1196012A JP 9254904 A JP9254904 A JP 9254904A JP 25490497 A JP25490497 A JP 25490497A JP H1196012 A JPH1196012 A JP H1196012A
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- boot
- control device
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Abstract
(57)【要約】
【課題】 ソフトウェア処理によりブート処理の誤動作
の検出が可能な分散制御装置を実現する。 【解決手段】 分散制御装置において、主記憶回路と、
ブートプログラム及び参照情報を格納する記憶回路と、
ブートプログラムを読み出してブート処理を行うと共に
処理中で得られる複数のフラグ情報を主記憶回路に格納
し、ブート処理終了後に参照情報と複数のフラグ情報と
を比較してブート処理の誤動作の検出をする制御回路と
を設ける。
の検出が可能な分散制御装置を実現する。 【解決手段】 分散制御装置において、主記憶回路と、
ブートプログラム及び参照情報を格納する記憶回路と、
ブートプログラムを読み出してブート処理を行うと共に
処理中で得られる複数のフラグ情報を主記憶回路に格納
し、ブート処理終了後に参照情報と複数のフラグ情報と
を比較してブート処理の誤動作の検出をする制御回路と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、分散制御装置に関
し、特にブート時の信頼性を向上させることが可能な分
散制御装置に関する。
し、特にブート時の信頼性を向上させることが可能な分
散制御装置に関する。
【０００２】
【従来の技術】従来の分散制御装置ではブート時におい
てＲＯＭ等の記憶回路に格納されたブートプログラムの
読み出しエラーを防止するためサムチェックやパリティ
チェックを行っていた。
てＲＯＭ等の記憶回路に格納されたブートプログラムの
読み出しエラーを防止するためサムチェックやパリティ
チェックを行っていた。
【０００３】また、これらのパリティチェック機能等は
ＣＰＵカードのハードウェアにより実現されていた。
ＣＰＵカードのハードウェアにより実現されていた。
【０００４】この結果、ブート時のブートプログラムの
読み出しエラーによるブート処理の誤作動を防止するこ
とが可能となった。
読み出しエラーによるブート処理の誤作動を防止するこ
とが可能となった。
【０００５】
【発明が解決しようとする課題】しかし、ハードウェア
によるブート時のブートプログラムの読み出しエラーの
検出は確実であるものの、コスト削減の問題からハード
ウェアではなくソフトウェア処理によるエラー検出が必
要になると言った問題点があった。従って本発明が解決
しようとする課題は、ソフトウェア処理によりブート処
理の誤動作の検出が可能な分散制御装置を実現すること
にある。
によるブート時のブートプログラムの読み出しエラーの
検出は確実であるものの、コスト削減の問題からハード
ウェアではなくソフトウェア処理によるエラー検出が必
要になると言った問題点があった。従って本発明が解決
しようとする課題は、ソフトウェア処理によりブート処
理の誤動作の検出が可能な分散制御装置を実現すること
にある。
【０００６】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、分散制御装置において、
主記憶回路と、ブートプログラム及び参照情報を格納す
る記憶回路と、前記ブートプログラムを読み出してブー
ト処理を行うと共に処理中で得られる複数のフラグ情報
を前記主記憶回路に格納し、ブート処理終了後に前記参
照情報と前記複数のフラグ情報とを比較して前記ブート
処理の誤動作の検出をする制御回路とを備えたことを特
徴とするものである。
るために、本発明の第１では、分散制御装置において、
主記憶回路と、ブートプログラム及び参照情報を格納す
る記憶回路と、前記ブートプログラムを読み出してブー
ト処理を行うと共に処理中で得られる複数のフラグ情報
を前記主記憶回路に格納し、ブート処理終了後に前記参
照情報と前記複数のフラグ情報とを比較して前記ブート
処理の誤動作の検出をする制御回路とを備えたことを特
徴とするものである。
【０００７】このような課題を達成するために、本発明
の第２では、本発明の第１において、前記ブート処理を
構成する複数の処理の終了時点で得られる複数のフラグ
情報を前記主記憶回路に格納することを特徴とするもの
である。
の第２では、本発明の第１において、前記ブート処理を
構成する複数の処理の終了時点で得られる複数のフラグ
情報を前記主記憶回路に格納することを特徴とするもの
である。
【０００８】このような課題を達成するために、本発明
の第３では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が制御回路初期化処理であ
ることを特徴とするものである。
の第３では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が制御回路初期化処理であ
ることを特徴とするものである。
【０００９】このような課題を達成するために、本発明
の第４では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が主記憶回路初期化処理で
あることを特徴とするものである。
の第４では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が主記憶回路初期化処理で
あることを特徴とするものである。
【００１０】このような課題を達成するために、本発明
の第５では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が自己診断処理であること
を特徴とするものである。
の第５では、本発明の第２において、前記ブート処理を
構成する前記複数の処理の一が自己診断処理であること
を特徴とするものである。
【００１１】このような課題を達成するために、本発明
の第６では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてＲＯＭを用
いたことを特徴とするものである。
の第６では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてＲＯＭを用
いたことを特徴とするものである。
【００１２】このような課題を達成するために、本発明
の第７では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてＥＥＰＲＯ
Ｍを用いたことを特徴とするものである。
の第７では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてＥＥＰＲＯ
Ｍを用いたことを特徴とするものである。
【００１３】このような課題を達成するために、本発明
の第８では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてフラッシュ
メモリを用いたことを特徴とするものである。
の第８では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路としてフラッシュ
メモリを用いたことを特徴とするものである。
【００１４】このような課題を達成するために、本発明
の第９では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路として不揮発性Ｒ
ＡＭを用いたことを特徴とするものである。
の第９では、本発明の第１において、ブートプログラム
及び参照情報を格納する前記記憶回路として不揮発性Ｒ
ＡＭを用いたことを特徴とするものである。
【００１５】このような課題を達成するために、本発明
の第１０では、本発明の第２において、前記複数のフラ
グ情報と前記参照情報との相違点を抽出して前記複数の
フラグ情報の何処で異常が生じたかを解析することを特
徴とするものである。
の第１０では、本発明の第２において、前記複数のフラ
グ情報と前記参照情報との相違点を抽出して前記複数の
フラグ情報の何処で異常が生じたかを解析することを特
徴とするものである。
【００１６】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る分散制御装置の一部の一
実施例を示す構成ブロック図である。
説明する。図１は本発明に係る分散制御装置の一部の一
実施例を示す構成ブロック図である。
【００１７】図１において１は制御回路、２はブートプ
ログラムが格納されるＲＯＭ等の記憶回路、３は主記憶
回路である。また、制御回路１の入出力は記憶回路２及
び主記憶回路にそれぞれ接続される。
ログラムが格納されるＲＯＭ等の記憶回路、３は主記憶
回路である。また、制御回路１の入出力は記憶回路２及
び主記憶回路にそれぞれ接続される。
【００１８】ここで、図１に示す実施例を説明する。制
御回路１は記憶回路２からブートプログラムを順次読み
出し機能単位の処理を行う。
御回路１は記憶回路２からブートプログラムを順次読み
出し機能単位の処理を行う。
【００１９】例えば、制御回路１は読み出したブートプ
ログラムに基づき図１中”イ”に示すように制御回路初
期化処理を、図１中”ロ”に示すように主記憶回路初期
化処理を、図１中”ハ”に示すように自己診断処理等を
順次行って行く。
ログラムに基づき図１中”イ”に示すように制御回路初
期化処理を、図１中”ロ”に示すように主記憶回路初期
化処理を、図１中”ハ”に示すように自己診断処理等を
順次行って行く。
【００２０】制御回路１はこのような各種処理の終了時
点で得られるフラグ情報を主記憶回路３に格納して行
く。
点で得られるフラグ情報を主記憶回路３に格納して行
く。
【００２１】例えば、フラグ情報は具体的には１ビット
データであり、図１中”イ”，”ロ”及び”ハ”に示す
制御回路初期化処理、主記憶回路初期化処理及び自己診
断処理の処理終了時点で図１中”ニ”，”ホ”及び”
ヘ”に示す主記憶回路２のビットを順次”１”にセット
する。
データであり、図１中”イ”，”ロ”及び”ハ”に示す
制御回路初期化処理、主記憶回路初期化処理及び自己診
断処理の処理終了時点で図１中”ニ”，”ホ”及び”
ヘ”に示す主記憶回路２のビットを順次”１”にセット
する。
【００２２】一連のブート処理が終了した時点で制御回
路１は図１中”ト”に示す記憶回路２に予め格納されて
いる参照情報を読み出して主記憶回路３に格納されてい
る一連のフラグ情報との比較を行う。
路１は図１中”ト”に示す記憶回路２に予め格納されて
いる参照情報を読み出して主記憶回路３に格納されてい
る一連のフラグ情報との比較を行う。
【００２３】参照情報は全てのブート処理が正常終了し
た時点で得られる複数のフラグ情報であり、ブートプロ
グラムに基づく制御回路１でのブート処理の内容に応じ
て予め記憶回路２に格納しておく。
た時点で得られる複数のフラグ情報であり、ブートプロ
グラムに基づく制御回路１でのブート処理の内容に応じ
て予め記憶回路２に格納しておく。
【００２４】従って、主記憶回路３に格納された複数の
フラグ情報と記憶回路２内の参照情報とが一致すれば、
一連のブート処理は全て正常終了したことになるので制
御回路１は次の処理を開始する。
フラグ情報と記憶回路２内の参照情報とが一致すれば、
一連のブート処理は全て正常終了したことになるので制
御回路１は次の処理を開始する。
【００２５】一方、もし、両者が一致しなければブート
処理の誤動作が生じたことになるので制御回路１はその
旨の表示等を行い動作を停止する。
処理の誤動作が生じたことになるので制御回路１はその
旨の表示等を行い動作を停止する。
【００２６】この結果、ブート処理の各種処理の終了時
点で得られる複数のフラグ情報を主記憶回路３に格納
し、予め記憶回路２に格納されている参照情報と比較す
ることにより、ソフトウェア処理によりブート処理の誤
動作の検出をすることが可能になる。
点で得られる複数のフラグ情報を主記憶回路３に格納
し、予め記憶回路２に格納されている参照情報と比較す
ることにより、ソフトウェア処理によりブート処理の誤
動作の検出をすることが可能になる。
【００２７】また、図１に示す実施例の動作を図２を用
いてより具体的に説明する。図２は制御回路１でのブー
ト処理を説明するフロー図である。
いてより具体的に説明する。図２は制御回路１でのブー
ト処理を説明するフロー図である。
【００２８】分散制御装置ではその立ち上がりに制御側
になるか待機側になるかがあり、ブート処理の内容も異
なってくる。
になるか待機側になるかがあり、ブート処理の内容も異
なってくる。
【００２９】例えば、制御側の場合は実装されているＩ
／Ｏモジュールに対して接点の定義等の初期化が必要で
あり、一方、待機側の場合は制御側が保持しているデー
タベースやプログラム等を待機側にコピーして２重化す
るため”ＡＰＣ（All Program Copy）”処理を行う必要
がある。
／Ｏモジュールに対して接点の定義等の初期化が必要で
あり、一方、待機側の場合は制御側が保持しているデー
タベースやプログラム等を待機側にコピーして２重化す
るため”ＡＰＣ（All Program Copy）”処理を行う必要
がある。
【００３０】このため、予め記憶回路２に格納される参
照情報も異なるブート処理の内容に応じて異なってお
り、制御側及び待機側でのブート処理に応じた異なる参
照情報が記憶回路２に格納されている。
照情報も異なるブート処理の内容に応じて異なってお
り、制御側及び待機側でのブート処理に応じた異なる参
照情報が記憶回路２に格納されている。
【００３１】図２（ａ）において制御回路１は記憶回路
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき制御回路初期化処理を
行い、処理終了時点で得られるフラグ情報を主記憶回路
３に格納する。
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき制御回路初期化処理を
行い、処理終了時点で得られるフラグ情報を主記憶回路
３に格納する。
【００３２】図２（ｂ）において制御回路１は記憶回路
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき主記憶回路初期化処理
を行い、処理終了時点で得られるフラグ情報を主記憶回
路３に格納する。
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき主記憶回路初期化処理
を行い、処理終了時点で得られるフラグ情報を主記憶回
路３に格納する。
【００３３】図２（ｃ）において制御回路１は記憶回路
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき自己診断処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
２からブートプログラムを読み出し、制御回路１は読み
出したブートプログラムに基づき自己診断処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
【００３４】図２（ｄ）において制御回路１は制御側と
して立ち上がるのか、待機側として立ち上がるのかを判
断する。
して立ち上がるのか、待機側として立ち上がるのかを判
断する。
【００３５】もし、制御側として立ち上がる場合は図２
（ｅ）において制御回路１は記憶回路２からブートプロ
グラムを読み出し、制御回路１は読み出したブートプロ
グラムに基づきＩ／Ｏモージュール初期化処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
（ｅ）において制御回路１は記憶回路２からブートプロ
グラムを読み出し、制御回路１は読み出したブートプロ
グラムに基づきＩ／Ｏモージュール初期化処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
【００３６】そして、図２（ｆ）において制御回路１は
主記憶回路３に格納されている複数のフラグ情報と記憶
回路２に格納されている制御側で立ち上がる場合の参照
情報を比較する。
主記憶回路３に格納されている複数のフラグ情報と記憶
回路２に格納されている制御側で立ち上がる場合の参照
情報を比較する。
【００３７】もし、両者が一致すれば図２（ｇ）におい
て制御側としての次の処理を行い、両者が一致しなけれ
ばブート処理の誤動作が生じたと判断して図２（ｈ）に
おいて制御回路１はその動作を停止する。
て制御側としての次の処理を行い、両者が一致しなけれ
ばブート処理の誤動作が生じたと判断して図２（ｈ）に
おいて制御回路１はその動作を停止する。
【００３８】一方、図２（ｄ）において待機側として立
ち上がる場合は図２（ｉ）において制御回路１は記憶回
路２からブートプログラムを読み出し、制御回路１は読
み出したブートプログラムに基づきＡＰＣ処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
ち上がる場合は図２（ｉ）において制御回路１は記憶回
路２からブートプログラムを読み出し、制御回路１は読
み出したブートプログラムに基づきＡＰＣ処理を行い、
処理終了時点で得られるフラグ情報を主記憶回路３に格
納する。
【００３９】そして、図２（ｊ）において制御回路１は
主記憶回路３に格納されている複数のフラグ情報と記憶
回路２に格納されている待機側で立ち上がる場合の参照
情報を比較する。
主記憶回路３に格納されている複数のフラグ情報と記憶
回路２に格納されている待機側で立ち上がる場合の参照
情報を比較する。
【００４０】もし、両者が一致すれば図２（ｋ）におい
て待機側としての次の処理を行い、両者が一致しなけれ
ばブート処理の誤動作が生じたと判断して図２（ｈ）に
おいて制御回路１はその動作を停止する。
て待機側としての次の処理を行い、両者が一致しなけれ
ばブート処理の誤動作が生じたと判断して図２（ｈ）に
おいて制御回路１はその動作を停止する。
【００４１】この結果、ブート処理の各種処理の終了時
点で得られる複数のフラグ情報を主記憶回路３に格納
し、予め記憶回路２に格納されている参照情報と比較す
ることにより、ソフトウェア処理によりブート処理の誤
動作の検出をすることが可能になる。
点で得られる複数のフラグ情報を主記憶回路３に格納
し、予め記憶回路２に格納されている参照情報と比較す
ることにより、ソフトウェア処理によりブート処理の誤
動作の検出をすることが可能になる。
【００４２】なお、ブートプログラムが格納される記憶
回路としてはＲＯＭを例示したが、ＥＥＰＲＯＭ、フラ
ッシュメモリ、不揮発性ＲＡＭ、磁気バブルメモリ、そ
の他、電力が供給されなくてもデータを保持できる記憶
装置や内蔵電池によりバックアップ可能な記憶装置であ
っても構わない。
回路としてはＲＯＭを例示したが、ＥＥＰＲＯＭ、フラ
ッシュメモリ、不揮発性ＲＡＭ、磁気バブルメモリ、そ
の他、電力が供給されなくてもデータを保持できる記憶
装置や内蔵電池によりバックアップ可能な記憶装置であ
っても構わない。
【００４３】また、各種処理終了時点で主記憶回路３に
格納するフラグ情報に関しては１ビットであっても複数
ビットであっても構わない。
格納するフラグ情報に関しては１ビットであっても複数
ビットであっても構わない。
【００４４】また、ブート処理の誤動作を検出した場
合、フラグ情報と参照情報との相違点を抽出すればどの
時点でのブート処理に異常が生じたのかを解析すること
も可能である。
合、フラグ情報と参照情報との相違点を抽出すればどの
時点でのブート処理に異常が生じたのかを解析すること
も可能である。
【００４５】例えば、図２（ｂ）において主記憶回路３
に格納したフラグ情報が参照情報と異なっていれば、主
記憶回路初期化処理において誤動作が生じたことが特定
できる。
に格納したフラグ情報が参照情報と異なっていれば、主
記憶回路初期化処理において誤動作が生じたことが特定
できる。
【００４６】また、解析の観点からフラグ情報の格納時
期としては各種処理の終了時点としたが、任意の時点で
もよく、また各種処理を複数に分割した時点であっても
構わない。
期としては各種処理の終了時点としたが、任意の時点で
もよく、また各種処理を複数に分割した時点であっても
構わない。
【００４７】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。ブート処理の各
種処理の終了時点で得られる複数のフラグ情報を主記憶
回路に格納し、予め記憶回路に格納されている参照情報
と比較することにより、ソフトウェア処理によりブート
処理の誤動作の検出をすることが可能な分散制御装置が
実現できる。
本発明によれば次のような効果がある。ブート処理の各
種処理の終了時点で得られる複数のフラグ情報を主記憶
回路に格納し、予め記憶回路に格納されている参照情報
と比較することにより、ソフトウェア処理によりブート
処理の誤動作の検出をすることが可能な分散制御装置が
実現できる。
【図１】本発明に係る分散制御装置の一部の一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】制御回路でのブート処理を説明するフロー図で
ある。
ある。
１ 制御回路 ２ 記憶回路 ３ 主記憶回路
Claims (10)
- 【請求項１】分散制御装置において、 主記憶回路と、 ブートプログラム及び参照情報を格納する記憶回路と、 前記ブートプログラムを読み出してブート処理を行うと
共に処理中で得られる複数のフラグ情報を前記主記憶回
路に格納し、ブート処理終了後に前記参照情報と前記複
数のフラグ情報とを比較して前記ブート処理の誤動作の
検出をする制御回路とを備えたことを特徴とする分散制
御装置。 - 【請求項２】前記ブート処理を構成する複数の処理の終
了時点で得られる複数のフラグ情報を前記主記憶回路に
格納することを特徴とする特許請求の範囲請求項１記載
の分散制御装置。 - 【請求項３】前記ブート処理を構成する前記複数の処理
の一が制御回路初期化処理であることを特徴とする特許
請求の範囲請求項２記載の分散制御装置。 - 【請求項４】前記ブート処理を構成する前記複数の処理
の一が主記憶回路初期化処理であることを特徴とする特
許請求の範囲請求項２記載の分散制御装置。 - 【請求項５】前記ブート処理を構成する前記複数の処理
の一が自己診断処理であることを特徴とする特許請求の
範囲請求項２記載の分散制御装置。 - 【請求項６】ブートプログラム及び参照情報を格納する
前記記憶回路としてＲＯＭを用いたことを特徴とする特
許請求の範囲請求項１記載の分散制御装置。 - 【請求項７】ブートプログラム及び参照情報を格納する
前記記憶回路としてＥＥＰＲＯＭを用いたことを特徴と
する特許請求の範囲請求項１記載の分散制御装置。 - 【請求項８】ブートプログラム及び参照情報を格納する
前記記憶回路としてフラッシュメモリを用いたことを特
徴とする特許請求の範囲請求項１記載の分散制御装置。 - 【請求項９】ブートプログラム及び参照情報を格納する
前記記憶回路として不揮発性ＲＡＭを用いたことを特徴
とする特許請求の範囲請求項１記載の分散制御装置。 - 【請求項１０】前記複数のフラグ情報と前記参照情報と
の相違点を抽出して前記複数のフラグ情報の何処で異常
が生じたかを解析することを特徴とする特許請求の範囲
請求項２記載の分散制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254904A JPH1196012A (ja) | 1997-09-19 | 1997-09-19 | 分散制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254904A JPH1196012A (ja) | 1997-09-19 | 1997-09-19 | 分散制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196012A true JPH1196012A (ja) | 1999-04-09 |
Family
ID=17271471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254904A Withdrawn JPH1196012A (ja) | 1997-09-19 | 1997-09-19 | 分散制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196012A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216164A (ja) * | 2000-02-02 | 2001-08-10 | Canon Inc | プロセッサシステム及びその起動方法 |
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
| CN100461106C (zh) * | 2007-02-09 | 2009-02-11 | 无敌科技(西安)有限公司 | 一种开机程序的多重保护方法 |
| US10056156B2 (en) | 2016-01-06 | 2018-08-21 | Fujitsu Limited | Information processing apparatus and method of controlling arithmetic processing apparatus |
-
1997
- 1997-09-19 JP JP9254904A patent/JPH1196012A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216164A (ja) * | 2000-02-02 | 2001-08-10 | Canon Inc | プロセッサシステム及びその起動方法 |
| JP2005309580A (ja) * | 2004-04-19 | 2005-11-04 | Hitachi Ltd | 記憶制御システム及びブート制御システム |
| CN100461106C (zh) * | 2007-02-09 | 2009-02-11 | 无敌科技(西安)有限公司 | 一种开机程序的多重保护方法 |
| US10056156B2 (en) | 2016-01-06 | 2018-08-21 | Fujitsu Limited | Information processing apparatus and method of controlling arithmetic processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040401 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040524 |