JPH1198821A - 電圧供給回路 - Google Patents
電圧供給回路Info
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- JPH1198821A JPH1198821A JP25858197A JP25858197A JPH1198821A JP H1198821 A JPH1198821 A JP H1198821A JP 25858197 A JP25858197 A JP 25858197A JP 25858197 A JP25858197 A JP 25858197A JP H1198821 A JPH1198821 A JP H1198821A
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Abstract
(57)【要約】
【課題】 チップ面積の増加を抑制しながら、電力の損
失を低減し、高効率で電源電圧と異なる正また負の高電
圧を発生できる電圧供給回路を実現する。 【解決手段】 電源電圧ＶCCと第１の昇圧ノードＮＤ１
間に、トランジスタＮＴ１を接続し、電源電圧ＶCCと第
２の昇圧ノードＮＤ２間に、トランジスタＮＴ２を接続
し、トランジスタＮＴ１，ＮＴ２のゲートをそれぞれＮ
Ｄ２，ＮＤ１に接続し、ノードＮＤ１とＮＤ２をチャー
ジポンプキャパシタをなすトランジスタＮＴＣ１，ＮＴ
Ｃ２を介して互いに位相反転のクロック信号ＳCK1 ，Ｓ
CK2 の入力端子に接続し、ノードＮＤ１，ＮＤ２の電圧
をダイオード接続されているトランジスタＮＴ３，ＮＴ
４を介して出力端子ＴOUT に出力するので、昇圧動作に
伴う電力損失を最小限に抑制でき、高効率で所定の電圧
を発生できる電圧供給回路を実現できる。
失を低減し、高効率で電源電圧と異なる正また負の高電
圧を発生できる電圧供給回路を実現する。 【解決手段】 電源電圧ＶCCと第１の昇圧ノードＮＤ１
間に、トランジスタＮＴ１を接続し、電源電圧ＶCCと第
２の昇圧ノードＮＤ２間に、トランジスタＮＴ２を接続
し、トランジスタＮＴ１，ＮＴ２のゲートをそれぞれＮ
Ｄ２，ＮＤ１に接続し、ノードＮＤ１とＮＤ２をチャー
ジポンプキャパシタをなすトランジスタＮＴＣ１，ＮＴ
Ｃ２を介して互いに位相反転のクロック信号ＳCK1 ，Ｓ
CK2 の入力端子に接続し、ノードＮＤ１，ＮＤ２の電圧
をダイオード接続されているトランジスタＮＴ３，ＮＴ
４を介して出力端子ＴOUT に出力するので、昇圧動作に
伴う電力損失を最小限に抑制でき、高効率で所定の電圧
を発生できる電圧供給回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、単一電源電圧で動
作する半導体集積回路において、チップ面積の増加を抑
制しながら、電源電圧と異なる電圧を高効率で発生し、
内部回路に供給する電圧供給回路に関するものである。
作する半導体集積回路において、チップ面積の増加を抑
制しながら、電源電圧と異なる電圧を高効率で発生し、
内部回路に供給する電圧供給回路に関するものである。
【０００２】
【従来の技術】半導体集積回路では、外部から単一の電
源電圧が供給されて動作するものが多い。半導体集積回
路の消費電力を低減するために、低電源電圧化が着実に
進んでいる。しかし、フラッシュメモリなどでは、チッ
プ内部で電圧値の異なる数種類の電圧が必要である。こ
のため、このような半導体集積回路においては、チップ
内に異なる電圧を発生し、必要な回路部分に供給する電
圧供給回路が設けられている。
源電圧が供給されて動作するものが多い。半導体集積回
路の消費電力を低減するために、低電源電圧化が着実に
進んでいる。しかし、フラッシュメモリなどでは、チッ
プ内部で電圧値の異なる数種類の電圧が必要である。こ
のため、このような半導体集積回路においては、チップ
内に異なる電圧を発生し、必要な回路部分に供給する電
圧供給回路が設けられている。
【０００３】図６はこのような半導体集積回路の一例を
示している。図６において、１００は、単一電源電圧Ｖ
CCで動作するフラッシュメモリチップを示している。メ
モリセルチップ１００は、外部から２．２〜３．３Ｖの
電源電圧ＶCCが供給される。図示のように、メモリチッ
プ１００にプラス高電圧発生回路１０、電圧制御回路１
５、プラス高電圧発生回路２０、電圧制御回路２５およ
びマイナス高電圧発生回路３０、電圧制御回路３５が設
けられている。
示している。図６において、１００は、単一電源電圧Ｖ
CCで動作するフラッシュメモリチップを示している。メ
モリセルチップ１００は、外部から２．２〜３．３Ｖの
電源電圧ＶCCが供給される。図示のように、メモリチッ
プ１００にプラス高電圧発生回路１０、電圧制御回路１
５、プラス高電圧発生回路２０、電圧制御回路２５およ
びマイナス高電圧発生回路３０、電圧制御回路３５が設
けられている。
【０００４】プラス高電圧発生回路１０により、１０〜
２５Ｖのプラス高電圧ＶP1が発生され、プラス高電圧発
生回路２０により、４〜１０Ｖのプラス高電圧ＶP2が発
生され、マイナス高電圧発生回路３０により、−１０〜
−１５Ｖのマイナス高電圧ＶP3が発生される。電圧制御
回路１５，２５および３５は、それぞれの電圧発生回路
の動作を制御し、安定した電圧を発生するために設けら
れている。
２５Ｖのプラス高電圧ＶP1が発生され、プラス高電圧発
生回路２０により、４〜１０Ｖのプラス高電圧ＶP2が発
生され、マイナス高電圧発生回路３０により、−１０〜
−１５Ｖのマイナス高電圧ＶP3が発生される。電圧制御
回路１５，２５および３５は、それぞれの電圧発生回路
の動作を制御し、安定した電圧を発生するために設けら
れている。
【０００５】上述した各電圧発生回路により発生される
電圧ＶP1，ＶP2，ＶP3は、フラッシュメモリ４０の内部
にある書き込み回路、消去回路、読み出し回路および転
送回路の各部分回路に供給される。
電圧ＶP1，ＶP2，ＶP3は、フラッシュメモリ４０の内部
にある書き込み回路、消去回路、読み出し回路および転
送回路の各部分回路に供給される。
【０００６】図７は、高電圧発生回路、例えば、プラス
高電圧発生回路２０の一構成例を示している。図示のよ
うに、プラス高電圧発生回路２０は、キャパシタを利用
したチャージポンプ式の昇圧回路により構成されてい
る。電源電圧ＶCCの供給線と昇圧回路の出力端子ＴOUT
との間に複数のダイオード、例えば、図７の例では５つ
のダイオードＤ1 〜Ｄ5 が直列接続されている。チャー
ジポンプとして設けられているキャパシタＣP1，ＣP2，
ＣP3，ＣP4の一方の電極がダイオード間の接続点に接続
され、他方の電極にクロック信号ＣＬＫとその反転信号
である／ＣＬＫの入力端子ＴCLK およびＴ/CLKに交互に
接続されている。
高電圧発生回路２０の一構成例を示している。図示のよ
うに、プラス高電圧発生回路２０は、キャパシタを利用
したチャージポンプ式の昇圧回路により構成されてい
る。電源電圧ＶCCの供給線と昇圧回路の出力端子ＴOUT
との間に複数のダイオード、例えば、図７の例では５つ
のダイオードＤ1 〜Ｄ5 が直列接続されている。チャー
ジポンプとして設けられているキャパシタＣP1，ＣP2，
ＣP3，ＣP4の一方の電極がダイオード間の接続点に接続
され、他方の電極にクロック信号ＣＬＫとその反転信号
である／ＣＬＫの入力端子ＴCLK およびＴ/CLKに交互に
接続されている。
【０００７】図８は、チャージポンプ式の昇圧回路に供
給されるクロック信号ＣＬＫおよびその反転信号である
クロック信号／ＣＬＫの波形例を示している。このよう
な互いに位相反転するクロック信号を図７に示す昇圧回
路に供給することにより、昇圧回路における各キャパシ
タＣP1，ＣP2，ＣP3，ＣP4は、交互にチャージとディス
チャージが繰り返して行われ、出力端子ＴOUT から電源
電圧ＶCCより高い電圧、いわゆるプラス高電圧が出力さ
れる。また、ダイオードの向きを変えることにり、接地
電位ＧＮＤより低い電位、いわゆるマイナス高電圧を発
生する負の昇圧回路を構成することができる。
給されるクロック信号ＣＬＫおよびその反転信号である
クロック信号／ＣＬＫの波形例を示している。このよう
な互いに位相反転するクロック信号を図７に示す昇圧回
路に供給することにより、昇圧回路における各キャパシ
タＣP1，ＣP2，ＣP3，ＣP4は、交互にチャージとディス
チャージが繰り返して行われ、出力端子ＴOUT から電源
電圧ＶCCより高い電圧、いわゆるプラス高電圧が出力さ
れる。また、ダイオードの向きを変えることにり、接地
電位ＧＮＤより低い電位、いわゆるマイナス高電圧を発
生する負の昇圧回路を構成することができる。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の電圧供給回路では、例えば、チャージポンプ式の昇
圧回路を用いた場合に、昇圧電圧（電流）を次段に転送
するためのスイッチ（図７の回路例ではダイオード）で
の電圧の損失が問題となり、電源電圧の低下と昇圧段数
の増加で、損失が１０％を越えることがあり、出力電流
が低下する。従って、必要な出力電圧を得るための昇圧
段数の増加とキャパシタ、トランジスタ素子のサイズの
増大を招くという不利益がある。
来の電圧供給回路では、例えば、チャージポンプ式の昇
圧回路を用いた場合に、昇圧電圧（電流）を次段に転送
するためのスイッチ（図７の回路例ではダイオード）で
の電圧の損失が問題となり、電源電圧の低下と昇圧段数
の増加で、損失が１０％を越えることがあり、出力電流
が低下する。従って、必要な出力電圧を得るための昇圧
段数の増加とキャパシタ、トランジスタ素子のサイズの
増大を招くという不利益がある。
【０００９】また、従来の半導体集積回路の内部電源
は、小電流用途のため、電力効率や回路面積なおどを考
慮した回路が少ないため、電子装置の省電力化に伴い半
導体集積回路チップの小電力化が必要になった。同時に
集積回路の微細化加工によって縮小困難な内部電源回路
のチップ面積の占める割合が増大し、チップコスト増を
招くという不利益がある。
は、小電流用途のため、電力効率や回路面積なおどを考
慮した回路が少ないため、電子装置の省電力化に伴い半
導体集積回路チップの小電力化が必要になった。同時に
集積回路の微細化加工によって縮小困難な内部電源回路
のチップ面積の占める割合が増大し、チップコスト増を
招くという不利益がある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チップ面積の増加を抑制しなが
ら、電力の損失を低減し、高効率で電源電圧と異なる電
圧を発生できる電圧供給回路を提供することにある。
のであり、その目的は、チップ面積の増加を抑制しなが
ら、電力の損失を低減し、高効率で電源電圧と異なる電
圧を発生できる電圧供給回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧供給回路は、互いに位相反転する第１
と第２のクロック信号の入力に応じて昇圧ノードへの電
荷の供給を間欠に行うキャパシタ有し、電源電圧と異な
る電圧を発生する電圧供給回路であって、電源電圧と第
１の昇圧ノード間に接続され、制御ゲートが第２の昇圧
ノードに接続されている第１のトランジスタと、上記電
源電圧と上記第２の昇圧ノード間に接続され、制御ゲー
トが上記第１の昇圧ノードに接続されている第２のトラ
ンジスタと、一方の電極が上記第１の昇圧ノードに接続
され、他方の電極に上記第１のクロック信号が印加され
ている第１のキャパシタと、一方の電極が上記第２の昇
圧ノードに接続され、他方の電極に上記第２のクロック
信号が印加されている第２のキャパシタと、上記第１の
昇圧ノードと上記出力端子間に接続されている第１の整
流素子と、上記第２の昇圧ノードと上記出力端子間に接
続されている第２の整流素子とを有する。
め、本発明の電圧供給回路は、互いに位相反転する第１
と第２のクロック信号の入力に応じて昇圧ノードへの電
荷の供給を間欠に行うキャパシタ有し、電源電圧と異な
る電圧を発生する電圧供給回路であって、電源電圧と第
１の昇圧ノード間に接続され、制御ゲートが第２の昇圧
ノードに接続されている第１のトランジスタと、上記電
源電圧と上記第２の昇圧ノード間に接続され、制御ゲー
トが上記第１の昇圧ノードに接続されている第２のトラ
ンジスタと、一方の電極が上記第１の昇圧ノードに接続
され、他方の電極に上記第１のクロック信号が印加され
ている第１のキャパシタと、一方の電極が上記第２の昇
圧ノードに接続され、他方の電極に上記第２のクロック
信号が印加されている第２のキャパシタと、上記第１の
昇圧ノードと上記出力端子間に接続されている第１の整
流素子と、上記第２の昇圧ノードと上記出力端子間に接
続されている第２の整流素子とを有する。
【００１２】また、本発明では、好適には上記所定電位
と上記第１の昇圧ノード間に接続され、動作開始時に当
該第１の昇圧ノードを上記所定電位に保持する第１の初
期電圧設定手段と、上記所定電位と上記第２の昇圧ノー
ド間に接続され、動作開始時に当該第２の昇圧ノードを
上記所定電位に保持する第２の初期電圧設定手段とを有
する。
と上記第１の昇圧ノード間に接続され、動作開始時に当
該第１の昇圧ノードを上記所定電位に保持する第１の初
期電圧設定手段と、上記所定電位と上記第２の昇圧ノー
ド間に接続され、動作開始時に当該第２の昇圧ノードを
上記所定電位に保持する第２の初期電圧設定手段とを有
する。
【００１３】また、本発明の電圧供給回路は、少なくと
も一段の昇圧段を有し、互いに位相反転する第１と第２
のクロック信号の入力に応じて昇圧ノードへの電荷の供
給を間欠に行うことにより、電源電圧と異なる電圧を発
生する電圧供給回路であって、上記昇圧段は、上記第１
のクロック信号に応じて、第１の入力ノードに電荷を供
給する第１のキャパシタと、上記第２のクロック信号に
応じて、第２の入力ノードに電荷を供給する第２のキャ
パシタと、上記第２のクロック信号に応じて、第１の出
力ノードに電荷を供給する第３のキャパシタと、上記第
１のクロック信号に応じて、第２の出力ノードに電荷を
供給する第４のキャパシタと、上記第１の入力ノードと
上記第１の出力ノード間に接続され、上記第１および第
２のクロック信号に応じて間欠にオン状態に設定され、
上記第１の入力ノードの電位に応じて上記第１の出力ノ
ードの電位を設定する第１の転送ゲートと、上記第２の
入力ノードと上記第２の出力ノード間に接続され、上記
第１および第２のクロック信号に応じて間欠にオン状態
に設定され、上記第２の入力ノードの電位に応じて上記
第２の出力ノードの電位を設定する第２の転送ゲート
と、上記第１、第２の入力ノードおよび上記第２の出力
ノードの電位に応じて、上記第１の転送ゲートのオン／
オフ状態を制御する第１の制御回路と、上記第１、第２
の入力ノードおよび上記第１の出力ノードの電位に応じ
て、上記第２の転送ゲートのオン／オフ状態を制御する
第２の制御回路とを有する。
も一段の昇圧段を有し、互いに位相反転する第１と第２
のクロック信号の入力に応じて昇圧ノードへの電荷の供
給を間欠に行うことにより、電源電圧と異なる電圧を発
生する電圧供給回路であって、上記昇圧段は、上記第１
のクロック信号に応じて、第１の入力ノードに電荷を供
給する第１のキャパシタと、上記第２のクロック信号に
応じて、第２の入力ノードに電荷を供給する第２のキャ
パシタと、上記第２のクロック信号に応じて、第１の出
力ノードに電荷を供給する第３のキャパシタと、上記第
１のクロック信号に応じて、第２の出力ノードに電荷を
供給する第４のキャパシタと、上記第１の入力ノードと
上記第１の出力ノード間に接続され、上記第１および第
２のクロック信号に応じて間欠にオン状態に設定され、
上記第１の入力ノードの電位に応じて上記第１の出力ノ
ードの電位を設定する第１の転送ゲートと、上記第２の
入力ノードと上記第２の出力ノード間に接続され、上記
第１および第２のクロック信号に応じて間欠にオン状態
に設定され、上記第２の入力ノードの電位に応じて上記
第２の出力ノードの電位を設定する第２の転送ゲート
と、上記第１、第２の入力ノードおよび上記第２の出力
ノードの電位に応じて、上記第１の転送ゲートのオン／
オフ状態を制御する第１の制御回路と、上記第１、第２
の入力ノードおよび上記第１の出力ノードの電位に応じ
て、上記第２の転送ゲートのオン／オフ状態を制御する
第２の制御回路とを有する。
【００１４】さらに、本発明では、好適には上記第１の
転送ゲートは制御ゲートが上記第１の制御回路により制
御される第１のトランジスタにより構成され、上記第２
の転送ゲートは制御ゲートが上記第２の制御回路により
制御される第２のトランジスタにより構成され、上記第
１の制御回路は、上記第２の入力端子の電位に応じて、
上記第１の入力端子または上記第２の出力端子の何れか
の電位を選択して、上記第１のトランジスタの制御ゲー
トに印加し、当該第１のトランジスタのオン／オフ状態
を制御し、上記第２の制御回路は、上記第１の入力端子
の電位に応じて、上記第２の入力端子または上記第１の
出力端子の何れかの電位を選択して、上記第２のトラン
ジスタの制御ゲートに印加し、当該第２のトランジスタ
のオン／オフ状態を制御する。
転送ゲートは制御ゲートが上記第１の制御回路により制
御される第１のトランジスタにより構成され、上記第２
の転送ゲートは制御ゲートが上記第２の制御回路により
制御される第２のトランジスタにより構成され、上記第
１の制御回路は、上記第２の入力端子の電位に応じて、
上記第１の入力端子または上記第２の出力端子の何れか
の電位を選択して、上記第１のトランジスタの制御ゲー
トに印加し、当該第１のトランジスタのオン／オフ状態
を制御し、上記第２の制御回路は、上記第１の入力端子
の電位に応じて、上記第２の入力端子または上記第１の
出力端子の何れかの電位を選択して、上記第２のトラン
ジスタの制御ゲートに印加し、当該第２のトランジスタ
のオン／オフ状態を制御する。
【００１５】本発明によれば、互いに位相反転する第１
および第２のクロック信号に応じて、第１および第２の
昇圧ノードに間欠に電荷が供給され、また、これらのク
ロック信号に応じて転送ゲートを構成する第１および第
２のトランジスタのオン／オフ状態が制御されるので、
第１および第２の昇圧ノードの電位がクロック信号に応
じて相互に電源電圧の約２倍のレベルに保持される。ダ
イオードまたはダイオード接続されたトランジスタによ
り、第１および第２の昇圧ノードの電位が、相互に出力
端子に出力される。また、回路を構成するトランジスタ
の導電性を変えることにより、マイナスの高電圧を発生
することも可能である。この結果、転送ゲートにより電
力の損失を最小限に抑制され、高効率で電源電圧と異な
るプラスまたはマイナスの高電圧を発生できる。
および第２のクロック信号に応じて、第１および第２の
昇圧ノードに間欠に電荷が供給され、また、これらのク
ロック信号に応じて転送ゲートを構成する第１および第
２のトランジスタのオン／オフ状態が制御されるので、
第１および第２の昇圧ノードの電位がクロック信号に応
じて相互に電源電圧の約２倍のレベルに保持される。ダ
イオードまたはダイオード接続されたトランジスタによ
り、第１および第２の昇圧ノードの電位が、相互に出力
端子に出力される。また、回路を構成するトランジスタ
の導電性を変えることにより、マイナスの高電圧を発生
することも可能である。この結果、転送ゲートにより電
力の損失を最小限に抑制され、高効率で電源電圧と異な
るプラスまたはマイナスの高電圧を発生できる。
【００１６】
【発明の実施の形態】第１実施形態 図１は本発明に係る電圧供給回路の第１の実施形態を示
す回路図である。図示のように、本実施形態の電圧供給
回路は、初段の昇圧段１０、出力段２０およびクロック
発生回路により構成されている。
す回路図である。図示のように、本実施形態の電圧供給
回路は、初段の昇圧段１０、出力段２０およびクロック
発生回路により構成されている。
【００１７】初段の昇圧段は、ｎＭＯＳトランジスタＮ
Ｔ１，ＮＴ２，ＮＴ５，ＮＴ６およびキャパシタを構成
するｎＭＯＳトランジスタＮＴＣ１，ＮＴＣ２により構
成されている。トランジスタＮＴ１のドレインは、電源
電圧ＶCCの供給線に接続され、ソースはノードＮＤ１に
接続され、ゲートはノードＮＤ２に接続されている。ト
ランジスタＮＴ２のドレインは、電源電圧ＶCCの供給線
に接続され、ソースはノードＮＤ２に接続され、ゲート
はノードＮＤ１に接続されている。
Ｔ１，ＮＴ２，ＮＴ５，ＮＴ６およびキャパシタを構成
するｎＭＯＳトランジスタＮＴＣ１，ＮＴＣ２により構
成されている。トランジスタＮＴ１のドレインは、電源
電圧ＶCCの供給線に接続され、ソースはノードＮＤ１に
接続され、ゲートはノードＮＤ２に接続されている。ト
ランジスタＮＴ２のドレインは、電源電圧ＶCCの供給線
に接続され、ソースはノードＮＤ２に接続され、ゲート
はノードＮＤ１に接続されている。
【００１８】トランジスタＮＴ５のゲートとドレインは
電源電圧ＶCCの供給線に接続され、ソースはノードＮＤ
１に接続され、トランジスタＮＴ６のゲートとドレイン
は電源電圧ＶCCの供給線に接続され、ソースはノードＮ
Ｄ２に接続されている。即ち、トランジスタＮＴ５，Ｎ
Ｔ６はダイオード接続され、ノードＮＤ１，ＮＤ２の初
期電圧を設定するために設けられている。ここで、それ
ぞれのトランジスタのしきい値電圧をすべてＶthとする
と、初期状態では、ダイオード接続されているトランジ
スタＮＴ５，ＮＴ６により、ノードＮＤ１，ＮＤ２は、
ともに（ＶCC−Ｖth）に設定される。
電源電圧ＶCCの供給線に接続され、ソースはノードＮＤ
１に接続され、トランジスタＮＴ６のゲートとドレイン
は電源電圧ＶCCの供給線に接続され、ソースはノードＮ
Ｄ２に接続されている。即ち、トランジスタＮＴ５，Ｎ
Ｔ６はダイオード接続され、ノードＮＤ１，ＮＤ２の初
期電圧を設定するために設けられている。ここで、それ
ぞれのトランジスタのしきい値電圧をすべてＶthとする
と、初期状態では、ダイオード接続されているトランジ
スタＮＴ５，ＮＴ６により、ノードＮＤ１，ＮＤ２は、
ともに（ＶCC−Ｖth）に設定される。
【００１９】トランジスタＮＴＣ１およびＮＴＣ２はチ
ャージポンプとしてのキャパシタを構成している。図示
のように、トランジスタＮＴＣ１のゲートはノードＮＤ
１に接続され、ソースおよびドレインは、クロック信号
ＳCK1 の入力端子に接続され、トランジスタＮＴＣ２の
ゲートはノードＮＤ２に接続され、ソースおよびドレイ
ンは、クロック信号ＳCK2 の入力端子に接続されてい
る。
ャージポンプとしてのキャパシタを構成している。図示
のように、トランジスタＮＴＣ１のゲートはノードＮＤ
１に接続され、ソースおよびドレインは、クロック信号
ＳCK1 の入力端子に接続され、トランジスタＮＴＣ２の
ゲートはノードＮＤ２に接続され、ソースおよびドレイ
ンは、クロック信号ＳCK2 の入力端子に接続されてい
る。
【００２０】トランジスタＮＴ５，ＮＴ６は小サイズの
ｎＭＯＳトランジスタでよく、キャパシタを構成するト
ランジスタＮＴＣ１，ＮＴＣ２のサイズは、昇圧動作に
必要静電容量に応じて設計される。
ｎＭＯＳトランジスタでよく、キャパシタを構成するト
ランジスタＮＴＣ１，ＮＴＣ２のサイズは、昇圧動作に
必要静電容量に応じて設計される。
【００２１】出力段２０において、トランジスタＮＴ３
のゲートとドレインは、初段のノードＮＤ１に接続さ
れ、ソースは、出力端子ＴOUT に接続され、トランジス
タＮＴ４のゲートとドレインは、初段のノードＮＤ２に
接続され、ソースは、出力端子ＴOUT に接続されてい
る。なお、出力端子ＴOUT に接続されているキャパシタ
ＣＬおよび抵抗素子ＲＬは、電圧供給回路の負荷容量お
よび負荷抵抗をそれぞれ示している。
のゲートとドレインは、初段のノードＮＤ１に接続さ
れ、ソースは、出力端子ＴOUT に接続され、トランジス
タＮＴ４のゲートとドレインは、初段のノードＮＤ２に
接続され、ソースは、出力端子ＴOUT に接続されてい
る。なお、出力端子ＴOUT に接続されているキャパシタ
ＣＬおよび抵抗素子ＲＬは、電圧供給回路の負荷容量お
よび負荷抵抗をそれぞれ示している。
【００２２】クロック発生回路３０は、外部からのクロ
ック信号ＣＬＫに応じて、互いに位相反転するクロック
信号ＳCK1 ，ＳCK2 を発生し、昇圧段に供給する。図示
のように、クロック発生回路３０は、インバータＩＮＶ
０，ＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲートＮＧＴ１，Ｎ
ＧＴ２およびバッファＢＵＦ１，ＢＵＦ２により構成さ
れている。
ック信号ＣＬＫに応じて、互いに位相反転するクロック
信号ＳCK1 ，ＳCK2 を発生し、昇圧段に供給する。図示
のように、クロック発生回路３０は、インバータＩＮＶ
０，ＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲートＮＧＴ１，Ｎ
ＧＴ２およびバッファＢＵＦ１，ＢＵＦ２により構成さ
れている。
【００２３】ＮＡＮＤゲートＮＧＴ１の一方の入力端子
はクロック信号ＣＬＫの入力端子に接続され、他方の入
力端子はノードＮ２に接続され、出力端子はバッファＢ
ＵＦ１を介して、ノードＮ１に接続されている。インバ
ータＩＮＶ０の入力端子は、クロック信号ＣＬＫの入力
端子に接続され、出力端子はＮＡＮＤゲートＮＧＴ２の
一方の入力端子に接続され、ＮＡＮＤゲートＮＧＴ２の
他方の入力端子はノードＮ１に接続され、出力端子はバ
ッファＢＵＦ２を介して、ノードＮ２に接続されてい
る。
はクロック信号ＣＬＫの入力端子に接続され、他方の入
力端子はノードＮ２に接続され、出力端子はバッファＢ
ＵＦ１を介して、ノードＮ１に接続されている。インバ
ータＩＮＶ０の入力端子は、クロック信号ＣＬＫの入力
端子に接続され、出力端子はＮＡＮＤゲートＮＧＴ２の
一方の入力端子に接続され、ＮＡＮＤゲートＮＧＴ２の
他方の入力端子はノードＮ１に接続され、出力端子はバ
ッファＢＵＦ２を介して、ノードＮ２に接続されてい
る。
【００２４】ノードＮ１は、インバータＩＮＶ１の入力
端子に接続され、ノードＮ２は、インバータＩＮＶ２の
入力端子に接続されている。図示のように、インバータ
ＩＮＶ１の出力端子は、クロック信号ＳCK1 が出力さ
れ、インバータＩＮＶ２の出力端子から、クロック信号
ＳCK2 が出力される。なお、インバータＩＮＶ１，ＩＮ
Ｖ２は、クロック発生回路３０を構成する他の論理ゲー
トに較べて、駆動能力が大きく設定されている。
端子に接続され、ノードＮ２は、インバータＩＮＶ２の
入力端子に接続されている。図示のように、インバータ
ＩＮＶ１の出力端子は、クロック信号ＳCK1 が出力さ
れ、インバータＩＮＶ２の出力端子から、クロック信号
ＳCK2 が出力される。なお、インバータＩＮＶ１，ＩＮ
Ｖ２は、クロック発生回路３０を構成する他の論理ゲー
トに較べて、駆動能力が大きく設定されている。
【００２５】図２は、クロック信号ＣＬＫおよびそれに
応じて発生されるクロック信号ＳCK1 ，ＳCK2 の波形を
それぞれ示している。図示のように、クロック発生回路
３０により、入力したクロック信号ＣＬＫと同周期のク
ロック信号ＳCK1 ，ＳCK2 が生成される。図２の波形図
に示すように、クロック信号ＳCK1 ，ＳCK2 のハイレベ
ル期間とローレベル期間がわずか異なり、ハイレベルの
期間がローレベルの期間より少し短い。このため、クロ
ック信号ＳCK1 ，ＳCK2 は互いに位相反転しており、且
つ位相変化が互いに重ならないクロック信号である。即
ち、クロック信号ＳCK1 の立ち上がりエッジとクロック
信号ＳCK2 の立ち下がりエッジがずれており、同様にク
ロック信号ＳCK1 の立ち下がりエッジとクロック信号Ｓ
CK2 の立ち上がりエッジがずれている。
応じて発生されるクロック信号ＳCK1 ，ＳCK2 の波形を
それぞれ示している。図示のように、クロック発生回路
３０により、入力したクロック信号ＣＬＫと同周期のク
ロック信号ＳCK1 ，ＳCK2 が生成される。図２の波形図
に示すように、クロック信号ＳCK1 ，ＳCK2 のハイレベ
ル期間とローレベル期間がわずか異なり、ハイレベルの
期間がローレベルの期間より少し短い。このため、クロ
ック信号ＳCK1 ，ＳCK2 は互いに位相反転しており、且
つ位相変化が互いに重ならないクロック信号である。即
ち、クロック信号ＳCK1 の立ち上がりエッジとクロック
信号ＳCK2 の立ち下がりエッジがずれており、同様にク
ロック信号ＳCK1 の立ち下がりエッジとクロック信号Ｓ
CK2 の立ち上がりエッジがずれている。
【００２６】このようなクロック信号ＳCK1 ，ＳCK2 を
昇圧段に供給することにより、昇圧段において、トラン
ジスタのオン／オフ状態変化が異なるタイミングで行わ
れ、貫通電流の発生が抑制され、消費電流の低減が図れ
る。
昇圧段に供給することにより、昇圧段において、トラン
ジスタのオン／オフ状態変化が異なるタイミングで行わ
れ、貫通電流の発生が抑制され、消費電流の低減が図れ
る。
【００２７】以下、図１および図２を参照しながら、本
実施形態の電圧供給回路の動作を説明する。ノードＮＤ
１，ＮＤ２の電圧をそれぞれＶ1 ，Ｖ2 とすると、電源
電圧投入時の初期状態では、例えば、クロック信号Ｓ
CK1 ，ＳCK2 がともに接地電位ＧＮＤに保持されている
場合に、ノードＮＤ１とＮＤ２の電圧Ｖ1 ，Ｖ2 は、そ
れぞれ（ＶCC−Ｖth）レベルに保持される。また、出力
端子ＴOUT の電圧をＶ3 とすると、このとき、（Ｖ3 ＝
Ｖ1 −Ｖth＝ＶCC−２Ｖth）である。
実施形態の電圧供給回路の動作を説明する。ノードＮＤ
１，ＮＤ２の電圧をそれぞれＶ1 ，Ｖ2 とすると、電源
電圧投入時の初期状態では、例えば、クロック信号Ｓ
CK1 ，ＳCK2 がともに接地電位ＧＮＤに保持されている
場合に、ノードＮＤ１とＮＤ２の電圧Ｖ1 ，Ｖ2 は、そ
れぞれ（ＶCC−Ｖth）レベルに保持される。また、出力
端子ＴOUT の電圧をＶ3 とすると、このとき、（Ｖ3 ＝
Ｖ1 −Ｖth＝ＶCC−２Ｖth）である。
【００２８】図２に示す時間Ｔ０において、クロック信
号ＳCK1 がハイレベル、例えば、電源電圧ＶCCレベル、
クロック信号ＳCK2 がローレベル、例えば、接地電位Ｇ
ＮＤにそれぞれ保持される。このとき、ノードＮＤ１の
電位Ｖ1 がキャパシタＮＴＣ１の容量結合により、（２
ＶCC−Ｖth）まで持ち上げられる。このため、トランジ
スタＮＴ２がオン状態に保持され、トランジスタＮＴ１
がオフ状態に保持される。トランジスタＮＴ２のゲート
−ソース間電圧は、ほぼ（２ＶCC−Ｖth）になるため、
ノードＮＤ２が電源電圧ＶCCレベルに保持され、トラン
ジスタＮＴＣ２からなるキャパシタは、ＶCCレベルまで
充電される。出力端子ＴOUT の電位Ｖ３は、ノードＮＤ
１の電圧Ｖ１ より出力段のトランジスタＮＴ３のしき
い値電圧Ｖth分低く、（２ＶCC−２Ｖth）に保持され
る。
号ＳCK1 がハイレベル、例えば、電源電圧ＶCCレベル、
クロック信号ＳCK2 がローレベル、例えば、接地電位Ｇ
ＮＤにそれぞれ保持される。このとき、ノードＮＤ１の
電位Ｖ1 がキャパシタＮＴＣ１の容量結合により、（２
ＶCC−Ｖth）まで持ち上げられる。このため、トランジ
スタＮＴ２がオン状態に保持され、トランジスタＮＴ１
がオフ状態に保持される。トランジスタＮＴ２のゲート
−ソース間電圧は、ほぼ（２ＶCC−Ｖth）になるため、
ノードＮＤ２が電源電圧ＶCCレベルに保持され、トラン
ジスタＮＴＣ２からなるキャパシタは、ＶCCレベルまで
充電される。出力端子ＴOUT の電位Ｖ３は、ノードＮＤ
１の電圧Ｖ１ より出力段のトランジスタＮＴ３のしき
い値電圧Ｖth分低く、（２ＶCC−２Ｖth）に保持され
る。
【００２９】時間Ｔ１のとき、クロック信号ＳCK1 が接
地電位ＧＮＤになり、クロック信号ＳCK2 がＶCCレベル
になるので、ノードＮＤ２の電位Ｖ2 は、ほぼ２ＶCCと
なり、トランジスタＮＴ１がオン状態になり、トランジ
スタＮＴ２がオフ状態になる。このとき、トランジスタ
ＮＴ１のゲート−ソース間の電位差がほぼＶCCになるた
め、ノードＮＤ１が電源電圧ＶCCレベルに充電される。
この場合に、出力端子ＴOUT の電圧Ｖ3 は、ノードＮＤ
２の電圧より、出力段のトランジスタＮＴ４のしきい値
電圧Ｖth分低く、（２ＶCC−Ｖth）に保持される。
地電位ＧＮＤになり、クロック信号ＳCK2 がＶCCレベル
になるので、ノードＮＤ２の電位Ｖ2 は、ほぼ２ＶCCと
なり、トランジスタＮＴ１がオン状態になり、トランジ
スタＮＴ２がオフ状態になる。このとき、トランジスタ
ＮＴ１のゲート−ソース間の電位差がほぼＶCCになるた
め、ノードＮＤ１が電源電圧ＶCCレベルに充電される。
この場合に、出力端子ＴOUT の電圧Ｖ3 は、ノードＮＤ
２の電圧より、出力段のトランジスタＮＴ４のしきい値
電圧Ｖth分低く、（２ＶCC−Ｖth）に保持される。
【００３０】次いで、時間Ｔ２において、クロック信号
ＳCK1 がＶCCレベルになり、クロック信号ＳCK2 が接地
電位ＧＮＤになる。この場合に、時間Ｔ０の状態とほぼ
同じく、ノードＮＤ１の電位Ｖ1 が２Ｖthに保持されて
いるので、トランジスタＮＴ２がオン状態に保持され、
トランジスタＮＴ１がオフ状態に保持される。このと
き、トランジスタＮＴ２のゲートーソース間電位差は、
ほぼＶCCになるので、ノードＮＤ２の電圧Ｖ2 は、電源
電圧ＶCCレベルに保持される。このとき、出力端子Ｔ
OUT の電圧Ｖ3 は、ノードＮＤ１の電圧より、出力段の
トランジスタＮＴ３のしきい値電圧Ｖth分低く、（２Ｖ
CC−Ｖth）に保持される。
ＳCK1 がＶCCレベルになり、クロック信号ＳCK2 が接地
電位ＧＮＤになる。この場合に、時間Ｔ０の状態とほぼ
同じく、ノードＮＤ１の電位Ｖ1 が２Ｖthに保持されて
いるので、トランジスタＮＴ２がオン状態に保持され、
トランジスタＮＴ１がオフ状態に保持される。このと
き、トランジスタＮＴ２のゲートーソース間電位差は、
ほぼＶCCになるので、ノードＮＤ２の電圧Ｖ2 は、電源
電圧ＶCCレベルに保持される。このとき、出力端子Ｔ
OUT の電圧Ｖ3 は、ノードＮＤ１の電圧より、出力段の
トランジスタＮＴ３のしきい値電圧Ｖth分低く、（２Ｖ
CC−Ｖth）に保持される。
【００３１】以降の時間Ｔ３，Ｔ４，Ｔ５，…におい
て、上述した動作が繰り返して行われるので、ノードＮ
Ｄ１およびＮＤ２は、チャージポンプとして設けられた
トランジスタＮＴＣ１，ＮＴＣ２により、交互に２ＶCC
レベルに保持され、電圧供給回路の出力端子ＴOUT は、
クロック信号ＣＬＫの半周期毎に出力段のトランジスタ
ＮＴ３，ＮＴ４からの出力電圧によりレベルが保持さ
れ、負荷が小さい場合、即ち、負荷容量ＣＬが小さく、
負荷抵抗ＲＬが大きい場合に、電圧供給回路の出力電圧
Ｖ3 は、ほぼ（２ＶCC−Ｖth）に保持される。
て、上述した動作が繰り返して行われるので、ノードＮ
Ｄ１およびＮＤ２は、チャージポンプとして設けられた
トランジスタＮＴＣ１，ＮＴＣ２により、交互に２ＶCC
レベルに保持され、電圧供給回路の出力端子ＴOUT は、
クロック信号ＣＬＫの半周期毎に出力段のトランジスタ
ＮＴ３，ＮＴ４からの出力電圧によりレベルが保持さ
れ、負荷が小さい場合、即ち、負荷容量ＣＬが小さく、
負荷抵抗ＲＬが大きい場合に、電圧供給回路の出力電圧
Ｖ3 は、ほぼ（２ＶCC−Ｖth）に保持される。
【００３２】実際に電圧供給回路の出力側に適切な負荷
が接続されている場合に、クロック信号ＣＬＫの発振周
期毎に、ノードＮＤ１，ＮＤ２および出力端子ＴOUT の
電圧Ｖ1 ，Ｖ2 ，Ｖ3 が階段状に急上昇し、最終的に出
力端子ＴOUT の電圧が所定のレベル、例えば、電源電圧
ＶCCの２倍に近いレベルに収束する。実際の回路設計で
は、電圧供給回路の負荷にあわせてチャージポンプのキ
ャパシタを形成するトランジスタＮＴＣ１，ＮＴＣ２の
サイズを調整し、さらにクロック信号ＣＬＫが発振周波
数が設定される。
が接続されている場合に、クロック信号ＣＬＫの発振周
期毎に、ノードＮＤ１，ＮＤ２および出力端子ＴOUT の
電圧Ｖ1 ，Ｖ2 ，Ｖ3 が階段状に急上昇し、最終的に出
力端子ＴOUT の電圧が所定のレベル、例えば、電源電圧
ＶCCの２倍に近いレベルに収束する。実際の回路設計で
は、電圧供給回路の負荷にあわせてチャージポンプのキ
ャパシタを形成するトランジスタＮＴＣ１，ＮＴＣ２の
サイズを調整し、さらにクロック信号ＣＬＫが発振周波
数が設定される。
【００３３】上述したように、初段の昇圧段において
は、トランジスタＮＴ１，ＮＴ２はそれぞれ電源電圧Ｖ
CCを昇圧ノードＮＤ１，ＮＤ２に転送するためのトラン
スファゲートを構成している。回路動作時に、これらの
トランジスタのゲート−ソース間に電源電圧ＶCCより高
い電位差を設定することにより、トランジスタのしきい
値落ちにより損失を回避でき、高効率の昇圧動作を実現
できる。
は、トランジスタＮＴ１，ＮＴ２はそれぞれ電源電圧Ｖ
CCを昇圧ノードＮＤ１，ＮＤ２に転送するためのトラン
スファゲートを構成している。回路動作時に、これらの
トランジスタのゲート−ソース間に電源電圧ＶCCより高
い電位差を設定することにより、トランジスタのしきい
値落ちにより損失を回避でき、高効率の昇圧動作を実現
できる。
【００３４】また、本例の電圧供給回路は、ｎＭＯＳト
ランジスタのみで構成でき、電圧供給回路の占める回路
面積が小さく、例えばフラッシュメモリなどに内蔵され
る場合に、チップ面積の増加を最小限に抑制でき、高集
積度化、大容量化を容易に実現できる利点がある。
ランジスタのみで構成でき、電圧供給回路の占める回路
面積が小さく、例えばフラッシュメモリなどに内蔵され
る場合に、チップ面積の増加を最小限に抑制でき、高集
積度化、大容量化を容易に実現できる利点がある。
【００３５】以上説明したように、本実施形態によれ
ば、電源電圧ＶCCと第１の昇圧ノードＮＤ１間に、トラ
ンジスタＮＴ１を接続し、電源電圧ＶCCと第２の昇圧ノ
ードＮＤ２間に、トランジスタＮＴ２を接続し、トラン
ジスタＮＴ１，ＮＴ２のゲートをそれぞれＮＤ２，ＮＤ
１に接続し、ノードＮＤ１とＮＤ２をチャージポンプキ
ャパシタをなすトランジスタＮＴＣ１，ＮＴＣ２を介し
て互いに位相反転のクロック信号ＳCK1 ，ＳCK2 の入力
端子に接続し、ノードＮＤ１，ＮＤ２の電圧をダイオー
ド接続されているトランジスタＮＴ３，ＮＴ４を介して
出力端子ＴOUT に出力するので、昇圧動作に伴う電力損
失を最小限に抑制でき、高効率で所定の電圧を発生でき
る電圧供給回路を実現できる。
ば、電源電圧ＶCCと第１の昇圧ノードＮＤ１間に、トラ
ンジスタＮＴ１を接続し、電源電圧ＶCCと第２の昇圧ノ
ードＮＤ２間に、トランジスタＮＴ２を接続し、トラン
ジスタＮＴ１，ＮＴ２のゲートをそれぞれＮＤ２，ＮＤ
１に接続し、ノードＮＤ１とＮＤ２をチャージポンプキ
ャパシタをなすトランジスタＮＴＣ１，ＮＴＣ２を介し
て互いに位相反転のクロック信号ＳCK1 ，ＳCK2 の入力
端子に接続し、ノードＮＤ１，ＮＤ２の電圧をダイオー
ド接続されているトランジスタＮＴ３，ＮＴ４を介して
出力端子ＴOUT に出力するので、昇圧動作に伴う電力損
失を最小限に抑制でき、高効率で所定の電圧を発生でき
る電圧供給回路を実現できる。
【００３６】第２実施形態 以上に説明した本発明の第１の実施形態は、プラスの高
電圧を発生する電圧供給回路である。ここで、マイナス
の高電圧を発生する電圧供給回路について説明する。図
３は本発明に係る電圧供給回路の第２の実施形態を示す
回路図である。図示のように、本実施形態の電圧供給回
路は、初段の昇圧段１０ａ、出力段２０ａおよびクロッ
ク発生回路３０ａにより構成されている。
電圧を発生する電圧供給回路である。ここで、マイナス
の高電圧を発生する電圧供給回路について説明する。図
３は本発明に係る電圧供給回路の第２の実施形態を示す
回路図である。図示のように、本実施形態の電圧供給回
路は、初段の昇圧段１０ａ、出力段２０ａおよびクロッ
ク発生回路３０ａにより構成されている。
【００３７】初段の昇圧段１０ａおよび出力段２０ａ
は、図１に示す第１の実施形態のプラス電圧供給回路に
較べて、図１にあるｎＭＯＳトランジスタをすべてｐＭ
ＯＳトランジスタに置き替えることで、本実施形態のマ
イナス電圧供給回路を構成することができる。ただし、
チャージポンプ用キャパシタを形成するｐＭＯＳトラン
ジスタＰＴＣ１，ＰＴＣ２のソースおよびドレインに入
力されるクロック信号ＳCK1B，ＳCK2Bは、それぞれ図２
に示すクロック信号ＳCK1 ，ＳCK2 の反転信号である。
は、図１に示す第１の実施形態のプラス電圧供給回路に
較べて、図１にあるｎＭＯＳトランジスタをすべてｐＭ
ＯＳトランジスタに置き替えることで、本実施形態のマ
イナス電圧供給回路を構成することができる。ただし、
チャージポンプ用キャパシタを形成するｐＭＯＳトラン
ジスタＰＴＣ１，ＰＴＣ２のソースおよびドレインに入
力されるクロック信号ＳCK1B，ＳCK2Bは、それぞれ図２
に示すクロック信号ＳCK1 ，ＳCK2 の反転信号である。
【００３８】上述したクロック信号ＳCK1B，ＳCK2Bを発
生するクロック発生回路３０ａは、図３に示すように、
図１のクロック発生回路３０に較べて、クロック信号を
出力するためのインバータＩＮＶ１，ＩＮＶ２をそれぞ
れバッファＢＵＦ３，ＢＵＦ４に置き替えて構成されて
いる。なお、バッファＢＵＦ３，ＢＵＦ４の駆動能力が
大きく設定されている。
生するクロック発生回路３０ａは、図３に示すように、
図１のクロック発生回路３０に較べて、クロック信号を
出力するためのインバータＩＮＶ１，ＩＮＶ２をそれぞ
れバッファＢＵＦ３，ＢＵＦ４に置き替えて構成されて
いる。なお、バッファＢＵＦ３，ＢＵＦ４の駆動能力が
大きく設定されている。
【００３９】初段の昇圧段１０ａにおいて、トランジス
タＰＴ１は接地電位ＧＮＤとノードＮＤ１ａ間に接続さ
れ、トランジスタＰＴ２は接地電位ＧＮＤとノードＮＤ
２ａ間に接続されている。これらのトランジスタＰＴ
１，ＰＴ２のゲートはそれぞれノードＮＤ２ａ，ＮＤ１
ａに接続されている。また、トランジスタＰＴ５，ＰＴ
６はノードＮＤ１ａ，ＮＤ２ａの初期電圧を設定するた
めに設けられ、ダイオード接続されている。
タＰＴ１は接地電位ＧＮＤとノードＮＤ１ａ間に接続さ
れ、トランジスタＰＴ２は接地電位ＧＮＤとノードＮＤ
２ａ間に接続されている。これらのトランジスタＰＴ
１，ＰＴ２のゲートはそれぞれノードＮＤ２ａ，ＮＤ１
ａに接続されている。また、トランジスタＰＴ５，ＰＴ
６はノードＮＤ１ａ，ＮＤ２ａの初期電圧を設定するた
めに設けられ、ダイオード接続されている。
【００４０】このように構成されている電圧供給回路に
おいて、初期状態にノードＮＤ１ａ，ＮＤ２ａは、それ
ぞれ接地電位ＧＮＤに設定される。キャパシタを構成す
るトランジスタＰＴＣ１，ＰＴＣ２にクロック信号Ｓ
CK1B，ＳCK2Bが供給されたとき、ノードＮＤ１ａおよび
ＮＤ２ａは接地電位ＧＮＤより低い電位、即ち、マイナ
ス電位に設定される。これに応じてトランジスタＰＴ
１，ＰＴ２が交互にオン状態に設定され、キャパシタと
なるトランジスタＰＴＣ１，ＰＴＣ２が交互に充電され
る。その結果、ノードＮＤ１ａ，ＮＤ２ａは、交互に−
２ＶCCレベルに保持される。
おいて、初期状態にノードＮＤ１ａ，ＮＤ２ａは、それ
ぞれ接地電位ＧＮＤに設定される。キャパシタを構成す
るトランジスタＰＴＣ１，ＰＴＣ２にクロック信号Ｓ
CK1B，ＳCK2Bが供給されたとき、ノードＮＤ１ａおよび
ＮＤ２ａは接地電位ＧＮＤより低い電位、即ち、マイナ
ス電位に設定される。これに応じてトランジスタＰＴ
１，ＰＴ２が交互にオン状態に設定され、キャパシタと
なるトランジスタＰＴＣ１，ＰＴＣ２が交互に充電され
る。その結果、ノードＮＤ１ａ，ＮＤ２ａは、交互に−
２ＶCCレベルに保持される。
【００４１】出力段２０ａを構成するトランジスタＰＴ
３，ＰＴ４のしきい値電圧をＶthaとすると、ノードＮ
Ｄ１ａおよびＮＤ２ａの電圧がトランジスタＰＴ３，Ｐ
Ｔ４により、交互に出力端子ＴOUT に出力される。この
結果、出力端子ＴOUT から（−ＶCC＋Ｖtha ）の電圧が
供給される。
３，ＰＴ４のしきい値電圧をＶthaとすると、ノードＮ
Ｄ１ａおよびＮＤ２ａの電圧がトランジスタＰＴ３，Ｐ
Ｔ４により、交互に出力端子ＴOUT に出力される。この
結果、出力端子ＴOUT から（−ＶCC＋Ｖtha ）の電圧が
供給される。
【００４２】本例の電圧供給回路は、ｐＭＯＳトランジ
スタのみで構成でき、電圧供給回路の占める回路面積が
小さく、例えばフラッシュメモリなどに内蔵される場合
に、チップ面積の増加を最小限に抑制でき、高集積度
化、大容量化を容易に実現できる利点がある。
スタのみで構成でき、電圧供給回路の占める回路面積が
小さく、例えばフラッシュメモリなどに内蔵される場合
に、チップ面積の増加を最小限に抑制でき、高集積度
化、大容量化を容易に実現できる利点がある。
【００４３】以上説明したように、本実施形態によれ
ば、接地電位ＧＮＤと第１の昇圧ノードＮＤ１ａ間に、
トランジスタＰＴ１を接続し、接地電位ＧＮＤと第２の
昇圧ノードＮＤ２ａ間に、トランジスタＰＴ２を接続
し、トランジスタＰＴ１，ＰＴ２のゲートをそれぞれＮ
Ｄ２ａ，ＮＤ１ａに接続し、ノードＮＤ１ａとＮＤ２ａ
をチャージポンプキャパシタをなすトランジスタＰＴＣ
１，ＰＴＣ２を介して互いに位相反転のクロック信号Ｓ
CK1 ，ＳCK2 の入力端子に接続し、ノードＮＤ１ａ，Ｎ
Ｄ２ａの電圧をダイオード接続されているトランジスタ
ＰＴ３，ＰＴ４を介して出力端子ＴOUT に出力するの
で、昇圧動作に伴う電力損失を最小限に抑制でき、高効
率で所定の電圧を発生できる電圧供給回路を実現でき
る。
ば、接地電位ＧＮＤと第１の昇圧ノードＮＤ１ａ間に、
トランジスタＰＴ１を接続し、接地電位ＧＮＤと第２の
昇圧ノードＮＤ２ａ間に、トランジスタＰＴ２を接続
し、トランジスタＰＴ１，ＰＴ２のゲートをそれぞれＮ
Ｄ２ａ，ＮＤ１ａに接続し、ノードＮＤ１ａとＮＤ２ａ
をチャージポンプキャパシタをなすトランジスタＰＴＣ
１，ＰＴＣ２を介して互いに位相反転のクロック信号Ｓ
CK1 ，ＳCK2 の入力端子に接続し、ノードＮＤ１ａ，Ｎ
Ｄ２ａの電圧をダイオード接続されているトランジスタ
ＰＴ３，ＰＴ４を介して出力端子ＴOUT に出力するの
で、昇圧動作に伴う電力損失を最小限に抑制でき、高効
率で所定の電圧を発生できる電圧供給回路を実現でき
る。
【００４４】第３実施形態 図４は本発明に係る電圧供給回路の第３の実施形態を示
す回路図である。本実施形態の回路は、昇圧段の一構成
例であり、実際の電圧供給回路を形成するとき、本実施
形態の昇圧段を、例えば、図１に示す初段の昇圧段１０
と出力段２０との間に、必要に応じた段数を直列に接続
することにより、所望の高電圧を発生する電圧供給回路
を実現できる。
す回路図である。本実施形態の回路は、昇圧段の一構成
例であり、実際の電圧供給回路を形成するとき、本実施
形態の昇圧段を、例えば、図１に示す初段の昇圧段１０
と出力段２０との間に、必要に応じた段数を直列に接続
することにより、所望の高電圧を発生する電圧供給回路
を実現できる。
【００４５】図示のように、昇圧段５０において、四つ
のｎＭＯＳトランジスタＮＣＭ１，ＮＣＭ２，ＮＣＭ
３，ＮＣＭ４により、チャージポンプ用キャパシタを構
成される。ｎＭＯＳトランジスタＮＣＭ１のゲートは、
一方の入力端子Ｔ01に接続され、ｎＭＯＳトランジスタ
ＮＣＭ２のゲートは、他方の入力端子Ｔ02に接続されて
いる。トランジスタＮＣＭ１およびＮＣＭ２のソースと
ドレインはそれぞれクロック信号ＳCK1 ，ＳCK2 の入力
端子に接続されている。ｎＭＯＳトランジスタＮＣＭ３
のゲートは、一方の出力端子Ｔ03に接続され、ｎＭＯＳ
トランジスタＮＣＭ４のゲートは、他方の出力端子Ｔ04
に接続されている。トランジスタＮＣＭ３およびＮＣＭ
４のソースとドレインはそれぞれクロック信号ＳCK2 ，
ＳCK1 の入力端子に接続されている。トランジスタＮＣ
Ｍ１，ＮＣＭ２，ＮＣＭ３，ＮＣＭ４のサイズは、構成
するキャパシタの必要な静電容量に応じて設定される。
のｎＭＯＳトランジスタＮＣＭ１，ＮＣＭ２，ＮＣＭ
３，ＮＣＭ４により、チャージポンプ用キャパシタを構
成される。ｎＭＯＳトランジスタＮＣＭ１のゲートは、
一方の入力端子Ｔ01に接続され、ｎＭＯＳトランジスタ
ＮＣＭ２のゲートは、他方の入力端子Ｔ02に接続されて
いる。トランジスタＮＣＭ１およびＮＣＭ２のソースと
ドレインはそれぞれクロック信号ＳCK1 ，ＳCK2 の入力
端子に接続されている。ｎＭＯＳトランジスタＮＣＭ３
のゲートは、一方の出力端子Ｔ03に接続され、ｎＭＯＳ
トランジスタＮＣＭ４のゲートは、他方の出力端子Ｔ04
に接続されている。トランジスタＮＣＭ３およびＮＣＭ
４のソースとドレインはそれぞれクロック信号ＳCK2 ，
ＳCK1 の入力端子に接続されている。トランジスタＮＣ
Ｍ１，ＮＣＭ２，ＮＣＭ３，ＮＣＭ４のサイズは、構成
するキャパシタの必要な静電容量に応じて設定される。
【００４６】ｎＭＯＳトランジスタＮＭ１とｐＭＯＳト
ランジスタＰＭ１がインバータを構成し、これらのトラ
ンジスタのゲートは、入力端子Ｔ02に共通に接続され、
トランジスタＮＭ１とＰＭ１のソースはそれぞれ入力端
子Ｔ01と出力端子Ｔ04に接続され、ドレインは、トラン
スファゲートをなすｎＭＯＳトランジスタＮＭ３のゲー
トに接続されている。トランジスタＮＭ３のソースは、
入力端子Ｔ01に接続され、ドレインは、出力端子Ｔ03に
接続されている。上記と同様に、ｎＭＯＳトランジスタ
ＮＭ２とｐＭＯＳトランジスタＰＭ２がインバータを構
成し、これらのトランジスタのゲートは、入力端子Ｔ01
に共通に接続され、トランジスタＮＭ２とＰＭ２のソー
スはそれぞれ入力端子Ｔ01と出力端子Ｔ03に接続され、
ドレインはトランスファゲートをなすｎＭＯＳトランジ
スタＮＭ４のゲートに接続されている。トランジスタＮ
Ｍ４のソースは、入力端子Ｔ02に接続され、ドレインは
出力端子Ｔ04に接続されている。
ランジスタＰＭ１がインバータを構成し、これらのトラ
ンジスタのゲートは、入力端子Ｔ02に共通に接続され、
トランジスタＮＭ１とＰＭ１のソースはそれぞれ入力端
子Ｔ01と出力端子Ｔ04に接続され、ドレインは、トラン
スファゲートをなすｎＭＯＳトランジスタＮＭ３のゲー
トに接続されている。トランジスタＮＭ３のソースは、
入力端子Ｔ01に接続され、ドレインは、出力端子Ｔ03に
接続されている。上記と同様に、ｎＭＯＳトランジスタ
ＮＭ２とｐＭＯＳトランジスタＰＭ２がインバータを構
成し、これらのトランジスタのゲートは、入力端子Ｔ01
に共通に接続され、トランジスタＮＭ２とＰＭ２のソー
スはそれぞれ入力端子Ｔ01と出力端子Ｔ03に接続され、
ドレインはトランスファゲートをなすｎＭＯＳトランジ
スタＮＭ４のゲートに接続されている。トランジスタＮ
Ｍ４のソースは、入力端子Ｔ02に接続され、ドレインは
出力端子Ｔ04に接続されている。
【００４７】ｐＭＯＳトランジスタＰＭ１，ＰＭ２は小
サイズのトランジスタでよく、ｎＭＯＳトランジスタＮ
Ｍ１，ＮＭ２は、例えば、しきい値電圧Ｖthが０Ｖ、い
わゆるデプレッション型ｎＭＯＳトランジスタである。
ｎＭＯＳトランジスタＮＭ３，ＮＭ４はトランスファゲ
ートを構成する通常のｎＭＯＳトランジスタである。
サイズのトランジスタでよく、ｎＭＯＳトランジスタＮ
Ｍ１，ＮＭ２は、例えば、しきい値電圧Ｖthが０Ｖ、い
わゆるデプレッション型ｎＭＯＳトランジスタである。
ｎＭＯＳトランジスタＮＭ３，ＮＭ４はトランスファゲ
ートを構成する通常のｎＭＯＳトランジスタである。
【００４８】以下、図４および図２を参照しながら、本
実施形態の昇圧段５０の動作について説明する。図４に
おいて、電圧Ｖ1 ，Ｖ2 ，Ｖ3 およびＶ4 はそれぞれ入
力端子Ｔ01，Ｔ02および出力端子Ｔ03，Ｔ04の電圧を示
す。チャージポンプキャパシタＮＣＭ１，ＮＣＭ２，Ｎ
ＣＭ３，ＮＣＭ４のソースおよびドレインに印加されて
いるクロック信号ＳCK1 ，ＳCK2 は、図２に示すクロッ
ク信号である。
実施形態の昇圧段５０の動作について説明する。図４に
おいて、電圧Ｖ1 ，Ｖ2 ，Ｖ3 およびＶ4 はそれぞれ入
力端子Ｔ01，Ｔ02および出力端子Ｔ03，Ｔ04の電圧を示
す。チャージポンプキャパシタＮＣＭ１，ＮＣＭ２，Ｎ
ＣＭ３，ＮＣＭ４のソースおよびドレインに印加されて
いるクロック信号ＳCK1 ，ＳCK2 は、図２に示すクロッ
ク信号である。
【００４９】昇圧段５０の初期状態として、例えば、図
２の時間Ｔ０において、入力端子Ｔ01の電圧Ｖ1 ＝Ｖ＋
ＶCC、Ｖ2 ＝Ｖ、出力端子Ｔ03，Ｔ04の電圧を、ともに
Ｖとする。また、このとき、クロック信号ＳCK1 がＶCC
レベル、クロック信号ＳCK2が接地電位ＧＮＤに保持さ
れる。
２の時間Ｔ０において、入力端子Ｔ01の電圧Ｖ1 ＝Ｖ＋
ＶCC、Ｖ2 ＝Ｖ、出力端子Ｔ03，Ｔ04の電圧を、ともに
Ｖとする。また、このとき、クロック信号ＳCK1 がＶCC
レベル、クロック信号ＳCK2が接地電位ＧＮＤに保持さ
れる。
【００５０】図２の時間Ｔ１において、クロック信号Ｓ
CK1 が接地電位ＧＮＤになり、クロック信号ＳCK2 がＶ
CCレベルになる。クロック信号のレベル変化に応じて、
入力端子Ｔ01の電圧Ｖ1 がＶとなり、入力端子Ｔ02の電
圧Ｖ2 は（Ｖ＋ＶCC）となる。出力端子Ｔ03の電圧Ｖ3
は（Ｖ＋ＶCC）となり、出力端子Ｔ04の電圧Ｖ4 は最初
（Ｖ−ＶCC）となる。このとき、トランジスタＮＭ１が
オン、トランジスタＰＭ１がオフ状態になるので、トラ
ンジスタＮＭ３のゲート電位はＶとなり、ＮＭ３はオフ
状態にある。また、トランジスタＮＭ２がオフ、トラン
ジスタＰＭもオン状態にあるので、トランジスタＮＭ４
ののゲート電位が（Ｖ＋ＶCC）となるので、それがオン
状態となり、出力端子Ｔ04がトランジスタＮＭ４を介し
て入力端子Ｔ02とほぼ同電位に設定され、（Ｖ＋ＶCC）
に保持される。
CK1 が接地電位ＧＮＤになり、クロック信号ＳCK2 がＶ
CCレベルになる。クロック信号のレベル変化に応じて、
入力端子Ｔ01の電圧Ｖ1 がＶとなり、入力端子Ｔ02の電
圧Ｖ2 は（Ｖ＋ＶCC）となる。出力端子Ｔ03の電圧Ｖ3
は（Ｖ＋ＶCC）となり、出力端子Ｔ04の電圧Ｖ4 は最初
（Ｖ−ＶCC）となる。このとき、トランジスタＮＭ１が
オン、トランジスタＰＭ１がオフ状態になるので、トラ
ンジスタＮＭ３のゲート電位はＶとなり、ＮＭ３はオフ
状態にある。また、トランジスタＮＭ２がオフ、トラン
ジスタＰＭもオン状態にあるので、トランジスタＮＭ４
ののゲート電位が（Ｖ＋ＶCC）となるので、それがオン
状態となり、出力端子Ｔ04がトランジスタＮＭ４を介し
て入力端子Ｔ02とほぼ同電位に設定され、（Ｖ＋ＶCC）
に保持される。
【００５１】次いで、時間Ｔ２において、クロック信号
ＳCK1 がＶCCレベル、クロック信号ＳCK2 が接地電位Ｇ
ＮＤにそれぞれ保持される。このとき、入力端子Ｔ01が
（Ｖ＋ＶCC）レベル、入力端子Ｔ02は、Ｖレベルに保持
され、出力端子Ｔ03がＶレベル、出力端子Ｔ04は、（Ｖ
＋ＶCC）レベルにそれぞれ設定される。この状態に応じ
て、トランジスタＮＭ１がオフ、トランジスタＰＭ１が
オン状態にあるので、トランジスタＮＭ３のゲート電位
が（Ｖ＋ＶCC）に設定される。このため、トランジスタ
ＮＭ３がオン状態となり、出力端子Ｔ03が入力端子Ｔ01
とほぼ同電位になり、（Ｖ＋ＶCC）に保持される。
ＳCK1 がＶCCレベル、クロック信号ＳCK2 が接地電位Ｇ
ＮＤにそれぞれ保持される。このとき、入力端子Ｔ01が
（Ｖ＋ＶCC）レベル、入力端子Ｔ02は、Ｖレベルに保持
され、出力端子Ｔ03がＶレベル、出力端子Ｔ04は、（Ｖ
＋ＶCC）レベルにそれぞれ設定される。この状態に応じ
て、トランジスタＮＭ１がオフ、トランジスタＰＭ１が
オン状態にあるので、トランジスタＮＭ３のゲート電位
が（Ｖ＋ＶCC）に設定される。このため、トランジスタ
ＮＭ３がオン状態となり、出力端子Ｔ03が入力端子Ｔ01
とほぼ同電位になり、（Ｖ＋ＶCC）に保持される。
【００５２】一方、トランジスタＮＭ２がオン、トラン
ジスタＰＭ２がオフ状態にあるので、トランジスタＮＭ
４のゲート電位がＶとなり、オフ状態に保持される。な
お、このとき、クロック信号ＳCK1 がＶCCレベル、クロ
ック信号ＳCK2 が接地電位ＧＮＤにあるので、出力側の
キャパシタをなすトランジスタＮＣＭ３，ＮＣＭ４はそ
れぞれ（Ｖ＋ＶCC）およびＶの電圧に充電される。
ジスタＰＭ２がオフ状態にあるので、トランジスタＮＭ
４のゲート電位がＶとなり、オフ状態に保持される。な
お、このとき、クロック信号ＳCK1 がＶCCレベル、クロ
ック信号ＳCK2 が接地電位ＧＮＤにあるので、出力側の
キャパシタをなすトランジスタＮＣＭ３，ＮＣＭ４はそ
れぞれ（Ｖ＋ＶCC）およびＶの電圧に充電される。
【００５３】次いで、時間Ｔ３において、クロック信号
ＳCK1 が接地電位ＧＮＤ、クロック信号ＳCK2 がＶCCレ
ベルにそれぞれ保持される。この場合に、トランスファ
ゲートとなるトランジスタＮＭ３がオフ状態、トランジ
スタＮＭ４がオン状態になるので、出力端子Ｔ03は、
（Ｖ＋２ＶCC）レベルに保持され、出力端子Ｔ03が（Ｖ
＋ＶCC）レベルに保持される。また、このとき、出力側
のキャパシタをなすトランジスタＮＣＭ３，ＮＣＭ４は
ともに（Ｖ＋ＶCC）の電圧に充電される。
ＳCK1 が接地電位ＧＮＤ、クロック信号ＳCK2 がＶCCレ
ベルにそれぞれ保持される。この場合に、トランスファ
ゲートとなるトランジスタＮＭ３がオフ状態、トランジ
スタＮＭ４がオン状態になるので、出力端子Ｔ03は、
（Ｖ＋２ＶCC）レベルに保持され、出力端子Ｔ03が（Ｖ
＋ＶCC）レベルに保持される。また、このとき、出力側
のキャパシタをなすトランジスタＮＣＭ３，ＮＣＭ４は
ともに（Ｖ＋ＶCC）の電圧に充電される。
【００５４】図２に示す時間Ｔ４以降は、上述した動作
が繰り返し行われるので、トランスファゲートをなすト
ランジスタＮＭ３，ＮＭ４がクロック信号ＣＬＫの半周
期毎に交互にオン状態に設定され、出力端子Ｔ03，Ｔ04
は、交互に（Ｖ＋２ＶCC）レベルに保持される。
が繰り返し行われるので、トランスファゲートをなすト
ランジスタＮＭ３，ＮＭ４がクロック信号ＣＬＫの半周
期毎に交互にオン状態に設定され、出力端子Ｔ03，Ｔ04
は、交互に（Ｖ＋２ＶCC）レベルに保持される。
【００５５】以上説明したように、本実施形態の昇圧段
５０によれば、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタにより構成されたインバータにより、トランスフ
ァゲートをなすトランジスタＮＭ３，ＮＭ４を交互にオ
ン状態に設定し、出力側のチャージポンプキャパシタを
交互に充電することにより、入力端子Ｔ01，Ｔ02の電圧
を２ＶCC分だけ昇圧した電圧を、出力端子Ｔ03，Ｔ04に
交互に出力するので、ＣＭＯＳ回路により昇圧段を構成
でき、トランスファゲートにおける損失を抑制でき、高
効率に昇圧動作を実現できる。
５０によれば、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタにより構成されたインバータにより、トランスフ
ァゲートをなすトランジスタＮＭ３，ＮＭ４を交互にオ
ン状態に設定し、出力側のチャージポンプキャパシタを
交互に充電することにより、入力端子Ｔ01，Ｔ02の電圧
を２ＶCC分だけ昇圧した電圧を、出力端子Ｔ03，Ｔ04に
交互に出力するので、ＣＭＯＳ回路により昇圧段を構成
でき、トランスファゲートにおける損失を抑制でき、高
効率に昇圧動作を実現できる。
【００５６】また、図４に示す昇圧段５０において、ｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタを入れ替え
て、さらに、クロック信号の入力端子にそれぞれ図２に
示すクロック信号ＳCK1 およびＳCK2 の反転信号を入力
することにより、マイナスの高電圧を発生する昇圧段を
構成することができる。
ＭＯＳトランジスタとｐＭＯＳトランジスタを入れ替え
て、さらに、クロック信号の入力端子にそれぞれ図２に
示すクロック信号ＳCK1 およびＳCK2 の反転信号を入力
することにより、マイナスの高電圧を発生する昇圧段を
構成することができる。
【００５７】第４実施形態 図５は本発明に係る電圧供給回路の第４の実施形態を示
す回路図である。本実施形態の回路により、クロック信
号に応じて交互に動作するキャパシタにより、二つの入
力端子の入力電圧に対して、その倍のレベルを有する倍
電圧を発生することができる。以下、本実施形態の回路
を倍電圧回路という。
す回路図である。本実施形態の回路により、クロック信
号に応じて交互に動作するキャパシタにより、二つの入
力端子の入力電圧に対して、その倍のレベルを有する倍
電圧を発生することができる。以下、本実施形態の回路
を倍電圧回路という。
【００５８】図示のように、倍電圧回路の入力側におい
て入力端子Ｔ01とクロック信号ＳCK1 の入力端子間に、
トランジスタＮＴＣ１からなるキャパシタが接続され、
入力端子Ｔ02とクロック信号ＳCK2 の入力端子間に、ト
ランジスタＮＴＣ２からなるキャパシタが接続されてい
る。入力端子Ｔ01は、ダイオードＤ１を介してノードＮ
Ｄ１に接続され、さらにダイオードＤ５を介して、キャ
パシタをなすトランジスタＮＴＣ３のゲートに接続され
ている。トランジスタＮＴＣ３のソースとドレインは、
クロック信号ＳＣＫ２の入力端子に接続されている。入
力端子Ｔ０２は、ダイオードＤ２を介してノードＮＤ２
に接続され、さらにダイオードＤ６を介して、キャパシ
タをなすトランジスタＮＴＣ４のゲートに接続されてい
る。トランジスタＮＴＣ４のソースとドレインは、クロ
ック信号ＳCK1 の入力端子に接続されている。
て入力端子Ｔ01とクロック信号ＳCK1 の入力端子間に、
トランジスタＮＴＣ１からなるキャパシタが接続され、
入力端子Ｔ02とクロック信号ＳCK2 の入力端子間に、ト
ランジスタＮＴＣ２からなるキャパシタが接続されてい
る。入力端子Ｔ01は、ダイオードＤ１を介してノードＮ
Ｄ１に接続され、さらにダイオードＤ５を介して、キャ
パシタをなすトランジスタＮＴＣ３のゲートに接続され
ている。トランジスタＮＴＣ３のソースとドレインは、
クロック信号ＳＣＫ２の入力端子に接続されている。入
力端子Ｔ０２は、ダイオードＤ２を介してノードＮＤ２
に接続され、さらにダイオードＤ６を介して、キャパシ
タをなすトランジスタＮＴＣ４のゲートに接続されてい
る。トランジスタＮＴＣ４のソースとドレインは、クロ
ック信号ＳCK1 の入力端子に接続されている。
【００５９】トランジスタＮＴ１のゲートはクロック信
号ＳCK2 の入力端子に接続され、そのソースは接地さ
れ、ドレインはダイオードＤ７を介してトランジスタＮ
ＴＣ４のゲートに接続されている。トランジスタＮＴ２
のゲートはクロック信号ＳCK1の入力端子に接続され、
そのソースは接地され、ドレインはダイオードＤ８を介
してトランジスタＮＴＣ３のゲートに接続されている。
号ＳCK2 の入力端子に接続され、そのソースは接地さ
れ、ドレインはダイオードＤ７を介してトランジスタＮ
ＴＣ４のゲートに接続されている。トランジスタＮＴ２
のゲートはクロック信号ＳCK1の入力端子に接続され、
そのソースは接地され、ドレインはダイオードＤ８を介
してトランジスタＮＴＣ３のゲートに接続されている。
【００６０】倍電圧回路の出力側において、ノードＮＤ
１と出力端子ＴOUT 間にダイオードＤ３が接続され、ノ
ードＮＤ２と出力端子ＴOUT 間にダイオードＤ４が接続
されている。また、ノードＮＤ１はキャパシタをなすト
ランジスタＮＴＣ５のゲートに接続され、ノードＮＤ２
はキャパシタをなすトランジスタＮＴＣ６のゲートに接
続されている。トランジスタＮＴ５のゲートはクロック
信号ＳCK1 の入力端子に接続され、ソースは接地され、
トランジスタＮＴ６のゲートはクロック信号ＳCK2 の入
力端子に接続され、ソースは接地されている。トランジ
スタＮＴ３はノードＮＤ１とトランジスタＮＴ６のドレ
イン間に接続され、トランジスタＮＴ３はノードＮＤ１
とトランジスタＮＴ６のドレイン間に接続されている。
１と出力端子ＴOUT 間にダイオードＤ３が接続され、ノ
ードＮＤ２と出力端子ＴOUT 間にダイオードＤ４が接続
されている。また、ノードＮＤ１はキャパシタをなすト
ランジスタＮＴＣ５のゲートに接続され、ノードＮＤ２
はキャパシタをなすトランジスタＮＴＣ６のゲートに接
続されている。トランジスタＮＴ５のゲートはクロック
信号ＳCK1 の入力端子に接続され、ソースは接地され、
トランジスタＮＴ６のゲートはクロック信号ＳCK2 の入
力端子に接続され、ソースは接地されている。トランジ
スタＮＴ３はノードＮＤ１とトランジスタＮＴ６のドレ
イン間に接続され、トランジスタＮＴ３はノードＮＤ１
とトランジスタＮＴ６のドレイン間に接続されている。
【００６１】このように構成されている倍電圧発生回路
において、入力端子Ｔ01およびＴ02の電位がそれぞれダ
イオードＤ１，Ｄ２を介して、ノードＮＤ１およびＮＤ
２に転送される。なお、ノードＮＤ１およびＮＤ２の電
位は、ダイオードＤ１，Ｄ２を構成するトランジスタの
しきい値電圧Ｖth分低下する。クロック信号ＳCK1 およ
びＳCK2 に応じて、トランジスタＮＴ５，ＮＴ６は交互
にオン状態に設定される。例えば、クロック信号ＳCK1
がＶCCレベル、クロック信号ＳCK2 が接地電位ＧＮＤに
保持されているとき、トランジスタＮＴ５がオン、トラ
ンジスタＮＴ６がオフ状態にそれぞれ設定される。この
ため、キャパシタをなすトランジスタＮＴＣ５がノード
ＮＤ１の電位に応じて充電される。このとき、トランジ
スタＮＴ３もオン状態にあるので、ノードＮＤ１の電圧
とキャパシタをなすトランジスタＮＴＣ６の充電電圧の
合計電圧がノードＮＤ２に印加される。
において、入力端子Ｔ01およびＴ02の電位がそれぞれダ
イオードＤ１，Ｄ２を介して、ノードＮＤ１およびＮＤ
２に転送される。なお、ノードＮＤ１およびＮＤ２の電
位は、ダイオードＤ１，Ｄ２を構成するトランジスタの
しきい値電圧Ｖth分低下する。クロック信号ＳCK1 およ
びＳCK2 に応じて、トランジスタＮＴ５，ＮＴ６は交互
にオン状態に設定される。例えば、クロック信号ＳCK1
がＶCCレベル、クロック信号ＳCK2 が接地電位ＧＮＤに
保持されているとき、トランジスタＮＴ５がオン、トラ
ンジスタＮＴ６がオフ状態にそれぞれ設定される。この
ため、キャパシタをなすトランジスタＮＴＣ５がノード
ＮＤ１の電位に応じて充電される。このとき、トランジ
スタＮＴ３もオン状態にあるので、ノードＮＤ１の電圧
とキャパシタをなすトランジスタＮＴＣ６の充電電圧の
合計電圧がノードＮＤ２に印加される。
【００６２】逆に、クロック信号ＳCK1 が接地電位ＧＮ
Ｄ、クロック信号ＳCK2 がＶCCレベルに保持されている
とき、トランジスタＮＴ５がオフ、トランジスタＮＴ６
がオン状態にそれぞれ設定される。このため、キャパシ
タをなすトランジスタＮＴＣ６がノードＮＤ２の電位に
応じて充電される。このとき、トランジスタＮＴ４もオ
ン状態にあるので、ノードＮＤ２の電圧とキャパシタを
なすトランジスタＮＴＣ６の充電電圧の合計電圧がノー
ドＮＤ１に印加される。
Ｄ、クロック信号ＳCK2 がＶCCレベルに保持されている
とき、トランジスタＮＴ５がオフ、トランジスタＮＴ６
がオン状態にそれぞれ設定される。このため、キャパシ
タをなすトランジスタＮＴＣ６がノードＮＤ２の電位に
応じて充電される。このとき、トランジスタＮＴ４もオ
ン状態にあるので、ノードＮＤ２の電圧とキャパシタを
なすトランジスタＮＴＣ６の充電電圧の合計電圧がノー
ドＮＤ１に印加される。
【００６３】上述したように、キャパシタをなすトラン
ジスタＮＴＣ５，ＮＴＣ６はクロック信号ＳCK1 ，Ｓ
CK2 に応じてノードＮＤ１およびノードＮＤ２の電圧に
より交互に充電され、これらの充電電圧とノードＮＤ
２，ＮＤ１の電圧の合計電圧が交互にノードＮＤ１，Ｎ
Ｄ２に印加されるので、入力端子Ｔ01，Ｔ02のほぼ倍の
電圧がノードＮＤ１，ＮＤ２に発生される。ダイオード
Ｄ３，Ｄ４を介してノードＮＤ１，ＮＤ２の電圧が交互
に出力端子ＴOUT に出力される。即ち、ダイオードＤ
１，Ｄ２，Ｄ３，Ｄ４のしきい値電圧Ｖth分を除けば、
出力端子ＴOUT から入力端子Ｔ01，Ｔ02のほぼ倍の電圧
が出力される。
ジスタＮＴＣ５，ＮＴＣ６はクロック信号ＳCK1 ，Ｓ
CK2 に応じてノードＮＤ１およびノードＮＤ２の電圧に
より交互に充電され、これらの充電電圧とノードＮＤ
２，ＮＤ１の電圧の合計電圧が交互にノードＮＤ１，Ｎ
Ｄ２に印加されるので、入力端子Ｔ01，Ｔ02のほぼ倍の
電圧がノードＮＤ１，ＮＤ２に発生される。ダイオード
Ｄ３，Ｄ４を介してノードＮＤ１，ＮＤ２の電圧が交互
に出力端子ＴOUT に出力される。即ち、ダイオードＤ
１，Ｄ２，Ｄ３，Ｄ４のしきい値電圧Ｖth分を除けば、
出力端子ＴOUT から入力端子Ｔ01，Ｔ02のほぼ倍の電圧
が出力される。
【００６４】以上説明したように、本実施形態の倍電圧
回路によれば、入力電圧の倍の電圧を発生することがで
きる。且つ回路の構成が簡単で、チップ上占有面積が小
さく抑制でき、従来より高能率で高電圧を発生できる。
回路によれば、入力電圧の倍の電圧を発生することがで
きる。且つ回路の構成が簡単で、チップ上占有面積が小
さく抑制でき、従来より高能率で高電圧を発生できる。
【００６５】
【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、チップ面積の増加を抑制しながら、電力
の損失を低減し、高効率で電源電圧と異なるプラスまた
はマイナスの高電圧を発生できる利点がある。
回路によれば、チップ面積の増加を抑制しながら、電力
の損失を低減し、高効率で電源電圧と異なるプラスまた
はマイナスの高電圧を発生できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧供給回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】入力クロック信号およびそれに応じて発生され
た互いに位相反転する第１と第２のクロック信号を示す
波形図である。
た互いに位相反転する第１と第２のクロック信号を示す
波形図である。
【図３】本発明に係る電圧供給回路の第２の実施形態を
示す回路図であり、マイナス高電圧供給回路の一例を示
す回路図である。
示す回路図であり、マイナス高電圧供給回路の一例を示
す回路図である。
【図４】本発明に係る電圧供給回路の第３の実施形態を
示す回路図であり、昇圧段の一例を示す回路図である。
示す回路図であり、昇圧段の一例を示す回路図である。
【図５】本発明に係る電圧供給回路の第４の実施形態を
示す回路図であり、倍電圧回路を示す回路図である。
示す回路図であり、倍電圧回路を示す回路図である。
【図６】電圧供給回路を内蔵するフラッシュメモリチッ
プの構成を示すブロック図である。
プの構成を示すブロック図である。
【図７】従来の昇圧回路の一例を示す回路図である。
【図８】従来の昇圧回路に供給されるクロック信号の波
形図である。
形図である。
ＮＴ１，ＮＴ２，…，ＮＴ６…ｎＭＯＳトランジスタ、
ＰＴ１，ＰＴ２，…，ＰＴ６…ｐＭＯＳトランジスタ、
ＮＴＣ１，ＮＴＣ２，…，ＮＴＣ６…チャージポンプキ
ャパシタをなすｎＭＯＳトランジスタ、Ｄ１，Ｄ２，
…，Ｄ６…ダイオード接続されたトランジスタ、５０…
昇圧段、ＣＬ…負荷容量、ＲＬ…負荷抵抗素子、ＶCC…
電源電圧、ＧＮＤ…接地電位。
ＰＴ１，ＰＴ２，…，ＰＴ６…ｐＭＯＳトランジスタ、
ＮＴＣ１，ＮＴＣ２，…，ＮＴＣ６…チャージポンプキ
ャパシタをなすｎＭＯＳトランジスタ、Ｄ１，Ｄ２，
…，Ｄ６…ダイオード接続されたトランジスタ、５０…
昇圧段、ＣＬ…負荷容量、ＲＬ…負荷抵抗素子、ＶCC…
電源電圧、ＧＮＤ…接地電位。
Claims (10)
- 【請求項１】互いに位相反転する第１と第２のクロック
信号の入力に応じて昇圧ノードへの電荷の供給を間欠に
行うキャパシタ有し、電源電圧と異なる電圧を発生する
電圧供給回路であって、 所定電位と第１の昇圧ノード間に接続され、制御ゲート
が第２の昇圧ノードに接続されている第１のトランジス
タと、 上記所定電位と上記第２の昇圧ノード間に接続され、制
御ゲートが上記第１の昇圧ノードに接続されている第２
のトランジスタと、 一方の電極が上記第１の昇圧ノードに接続され、他方の
電極に上記第１のクロック信号が印加されている第１の
キャパシタと、 一方の電極が上記第２の昇圧ノードに接続され、他方の
電極に上記第２のクロック信号が印加されている第２の
キャパシタと、 上記第１の昇圧ノードと上記出力端子間に接続されてい
る第１の整流素子と、 上記第２の昇圧ノードと上記出力端子間に接続されてい
る第２の整流素子とを有する電圧供給回路。 - 【請求項２】上記所定電位と上記第１の昇圧ノード間に
接続され、動作開始時に当該第１の昇圧ノードを上記所
定電位に保持する第１の初期電圧設定手段と、 上記所定電位と上記第２の昇圧ノード間に接続され、動
作開始時に当該第２の昇圧ノードを上記所定電位に保持
する第２の初期電圧設定手段とを有する請求項１記載の
電圧供給回路。 - 【請求項３】上記第１および第２の初期電圧設定手段
は、上記所定電位と上記第１および第２の昇圧ノード間
に接続されている整流素子により構成されている請求項
２記載の電圧供給回路。 - 【請求項４】上記第１のキャパシタは、制御ゲートが上
記第１の昇圧ノードに接続され、拡散層が上記第１のク
ロック信号の入力端子に接続されているトランジスタに
より構成され、 上記第２のキャパシタは、制御ゲートが上記第２の昇圧
ノードに接続され、拡散層が上記第２のクロック信号の
入力端子に接続されているトランジスタにより構成され
ている請求項１記載の電圧供給回路。 - 【請求項５】上記第１の整流素子は、制御ゲートとドレ
イン拡散層が上記第１の昇圧ノードに接続され、ソース
拡散層が上記出力端子に接続されているトランジスタに
より構成され、 上記第２の整流素子は、制御ゲートとドレイン拡散層が
上記第２の昇圧ノードに接続され、ソース拡散層が上記
出力端子に接続されているトランジスタにより構成され
ている請求項１記載の電圧供給回路。 - 【請求項６】上記第１と第２のクロック信号は、互いに
位相反転であり、且つ位相変化が互いに重ならないクロ
ック信号である請求項１記載の電圧供給回路。 - 【請求項７】少なくとも一段の昇圧段を有し、互いに位
相反転する第１と第２のクロック信号の入力に応じて昇
圧ノードへの電荷の供給を間欠に行うことにより、電源
電圧と異なる電圧を発生する電圧供給回路であって、 上記昇圧段は、上記第１のクロック信号に応じて、第１
の入力ノードに電荷を供給する第１のキャパシタと、 上記第２のクロック信号に応じて、第２の入力ノードに
電荷を供給する第２のキャパシタと、 上記第２のクロック信号に応じて、第１の出力ノードに
電荷を供給する第３のキャパシタと、 上記第１のクロック信号に応じて、第２の出力ノードに
電荷を供給する第４のキャパシタと、 上記第１の入力ノードと上記第１の出力ノード間に接続
され、上記第１および第２のクロック信号に応じて間欠
にオン状態に設定され、上記第１の入力ノードの電位に
応じて上記第１の出力ノードの電位を設定する第１の転
送ゲートと、 上記第２の入力ノードと上記第２の出力ノード間に接続
され、上記第１および第２のクロック信号に応じて間欠
にオン状態に設定され、上記第２の入力ノードの電位に
応じて上記第２の出力ノードの電位を設定する第２の転
送ゲートと、 上記第１、第２の入力ノードおよび上記第２の出力ノー
ドの電位に応じて、上記第１の転送ゲートのオン／オフ
状態を制御する第１の制御回路と、 上記第１、第２の入力ノードおよび上記第１の出力ノー
ドの電位に応じて、上記第２の転送ゲートのオン／オフ
状態を制御する第２の制御回路とを有する電圧供給回
路。 - 【請求項８】上記第１の転送ゲートは制御ゲートが上記
第１の制御回路により制御される第１のトランジスタに
より構成され、 上記第２の転送ゲートは制御ゲートが上記第２の制御回
路により制御される第２のトランジスタにより構成され
ている請求項７記載の電圧供給回路。 - 【請求項９】上記第１の制御回路は、上記第２の入力端
子の電位に応じて、上記第１の入力端子または上記第２
の出力端子の何れかの電位を選択して、上記第１のトラ
ンジスタの制御ゲートに印加し、当該第１のトランジス
タのオン／オフ状態を制御し、 上記第２の制御回路は、上記第１の入力端子の電位に応
じて、上記第２の入力端子または上記第１の出力端子の
何れかの電位を選択して、上記第２のトランジスタの制
御ゲートに印加し、当該第２のトランジスタのオン／オ
フ状態を制御する請求項７記載の電圧供給回路。 - 【請求項１０】初段の上記昇圧段の上記第１および第２
の入力端子は、それぞれ整流素子を介して、所定の電位
に接続され、最終段の上記昇圧段の上記第１および第２
の出力端子は、それぞれ整流素子を介して電圧供給回路
の出力端子に接続されている請求項７記載の電圧供給回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858197A JPH1198821A (ja) | 1997-09-24 | 1997-09-24 | 電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858197A JPH1198821A (ja) | 1997-09-24 | 1997-09-24 | 電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198821A true JPH1198821A (ja) | 1999-04-09 |
Family
ID=17322252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25858197A Pending JPH1198821A (ja) | 1997-09-24 | 1997-09-24 | 電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1198821A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386864B1 (ko) * | 1999-11-15 | 2003-06-09 | 엔이씨 일렉트로닉스 코포레이션 | 승압 회로 |
| JP2007228679A (ja) * | 2006-02-22 | 2007-09-06 | Seiko Instruments Inc | チャージポンプ回路 |
| JP2009232501A (ja) * | 2008-03-19 | 2009-10-08 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009260909A (ja) * | 2008-04-15 | 2009-11-05 | Taiwan Semiconductor Manufacturing Co Ltd | 電圧ストレスを低減したゲート制御回路のための回路および方法 |
| US7932770B2 (en) | 2007-02-07 | 2011-04-26 | Panasonic Corporation | Charge pump circuit |
-
1997
- 1997-09-24 JP JP25858197A patent/JPH1198821A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386864B1 (ko) * | 1999-11-15 | 2003-06-09 | 엔이씨 일렉트로닉스 코포레이션 | 승압 회로 |
| JP2007228679A (ja) * | 2006-02-22 | 2007-09-06 | Seiko Instruments Inc | チャージポンプ回路 |
| US7932770B2 (en) | 2007-02-07 | 2011-04-26 | Panasonic Corporation | Charge pump circuit |
| JP2009232501A (ja) * | 2008-03-19 | 2009-10-08 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2009260909A (ja) * | 2008-04-15 | 2009-11-05 | Taiwan Semiconductor Manufacturing Co Ltd | 電圧ストレスを低減したゲート制御回路のための回路および方法 |
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