JPS58100545A - 論理回路 - Google Patents
論理回路Info
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- JPS58100545A JPS58100545A JP56198666A JP19866681A JPS58100545A JP S58100545 A JPS58100545 A JP S58100545A JP 56198666 A JP56198666 A JP 56198666A JP 19866681 A JP19866681 A JP 19866681A JP S58100545 A JPS58100545 A JP S58100545A
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- JP
- Japan
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- source
- gate
- current
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
この発明はノーマリオン臘ジャンクションゲー） ＦＭ
Ｔをスイッチングトランジスタとする論理回路に関する
。
Ｔをスイッチングトランジスタとする論理回路に関する
。
従来技術とその問題点
以下≦；説明に用いるＦＩＴ 、ダイオードはショット
キー接合としたが、それにこだわることなくＰＮ接合で
もよく、さら１；それらが同時（二使われていても良い
。
キー接合としたが、それにこだわることなくＰＮ接合で
もよく、さら１；それらが同時（二使われていても良い
。
ＧａＡｓを用いたショットキーゲートＦｇＴからなる論
理回路は、ＧａＡｍのキャリア移動度が８１のそれ（ニ
ルべて大きいため（二、超高速のディジタル回路に向い
ている。なかでもノーマリオン型のショットキーゲー）
ｒｇＴを用いた論理Ｉ１ｇ回路は、高速の動作を行う
ことができる。
理回路は、ＧａＡｍのキャリア移動度が８１のそれ（ニ
ルべて大きいため（二、超高速のディジタル回路に向い
ている。なかでもノーマリオン型のショットキーゲー）
ｒｇＴを用いた論理Ｉ１ｇ回路は、高速の動作を行う
ことができる。
第１図（１）はノーマリオン截ショットキーゲートＦＩ
Ｔを用い九論理回路として良く知られているＢ？Ｌ （
Ｂｕｆｆ＠ｒｅｄ Ｆｏｌｌｏｗｅｒ Ｌｏｇｉｃ ）
と呼ばれている回路であ如、（ｂ）はその論理図である
。（、〜Ｑ、は全てノーマリオン型である。Ｑｌ−Ｑ４
、Ｑｓ −Ｑａ はＮＩＬ源負荷、Ｑｌ ＊ Ｑ＠
ハソレ（’ｔＬイア ハＩ Ｇｔｓ Ｑｌの４イツチン
グトランジスタＱ＊ −Ｑｖはソースフオロアとして働
く。Ｄ、〜Ｄ、はレベルシフト動作を行うショットキー
ダイオードである。論理ａｍは＋０．５ｖ〜−２ｖ の
約２．５Ｖである。
Ｔを用い九論理回路として良く知られているＢ？Ｌ （
Ｂｕｆｆ＠ｒｅｄ Ｆｏｌｌｏｗｅｒ Ｌｏｇｉｃ ）
と呼ばれている回路であ如、（ｂ）はその論理図である
。（、〜Ｑ、は全てノーマリオン型である。Ｑｌ−Ｑ４
、Ｑｓ −Ｑａ はＮＩＬ源負荷、Ｑｌ ＊ Ｑ＠
ハソレ（’ｔＬイア ハＩ Ｇｔｓ Ｑｌの４イツチン
グトランジスタＱ＊ −Ｑｖはソースフオロアとして働
く。Ｄ、〜Ｄ、はレベルシフト動作を行うショットキー
ダイオードである。論理ａｍは＋０．５ｖ〜−２ｖ の
約２．５Ｖである。
この回路の欠点の１つはｖ■（正）とＶｓｓ （ＩＬ）
の２４源を必要とすることである。
の２４源を必要とすることである。
箪−電源で動作する回路（二はノーマリオフ形ショット
キーゲー） Ｆｊ８Ｔを使用した第２図シニ示した論理
回路が考えられている。この回路はＤ（ＪＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ Ｆｕｎｃｔｉｏｎ Ｌｏｇｉｃ
）と呼ばれている。Ｑｌｌ ｓ Ｑｔｓ は電流負荷
としてのノーミリオンｉｌｌ ＰｇＴであり、Ｑ□、Ｑ
１４はスイッチングトランジスタとしてのノーマリオフ
［ＰＥＴである。回路はｍ／Ｄ構成となっている。この
論理回路はＶ十の単一電源で動作するという長所（＝加
えて、構成が簡単で素子数が少なくてすむというｅｌｍ
がある。しかしＱｕ ＊ Ｑｔｓのゲート、ソース間は
順方向（二電圧が加わるため≦＝、ゲート電圧はショッ
トキーの順方向電圧（約０．８ Ｖ ） ｌニクツンプ
される。このため低レベルの浮き上がりを考慮すると論
理振幅は０．６ｖ程度しかとれず、ノイズマージン電圧
が非常区二小さくなってしまう。さら檻二、Ｌｆ９Ｉレ
ベルで考えると、数百〜数千のトランジスタを同一チッ
プＣ；作る九めＩ：、ピンチオフ電圧のばらつき、ファ
ンアウト数の違い（二よる、オ／′罐圧の変化などを考
慮しなければならず、ますますノイズマージン電圧は小
さくなる。
キーゲー） Ｆｊ８Ｔを使用した第２図シニ示した論理
回路が考えられている。この回路はＤ（ＪＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ Ｆｕｎｃｔｉｏｎ Ｌｏｇｉｃ
）と呼ばれている。Ｑｌｌ ｓ Ｑｔｓ は電流負荷
としてのノーミリオンｉｌｌ ＰｇＴであり、Ｑ□、Ｑ
１４はスイッチングトランジスタとしてのノーマリオフ
［ＰＥＴである。回路はｍ／Ｄ構成となっている。この
論理回路はＶ十の単一電源で動作するという長所（＝加
えて、構成が簡単で素子数が少なくてすむというｅｌｍ
がある。しかしＱｕ ＊ Ｑｔｓのゲート、ソース間は
順方向（二電圧が加わるため≦＝、ゲート電圧はショッ
トキーの順方向電圧（約０．８ Ｖ ） ｌニクツンプ
される。このため低レベルの浮き上がりを考慮すると論
理振幅は０．６ｖ程度しかとれず、ノイズマージン電圧
が非常区二小さくなってしまう。さら檻二、Ｌｆ９Ｉレ
ベルで考えると、数百〜数千のトランジスタを同一チッ
プＣ；作る九めＩ：、ピンチオフ電圧のばらつき、ファ
ンアウト数の違い（二よる、オ／′罐圧の変化などを考
慮しなければならず、ますますノイズマージン電圧は小
さくなる。
そこでノーミリオン型ショットキニゲ−） ＦＩＴをス
イッチングトランジスタとする論理回路であって、論理
振幅を十分大きくすることができ、しかも単一電源で動
作可能とし九鍮理回路が既に提案され丸。
イッチングトランジスタとする論理回路であって、論理
振幅を十分大きくすることができ、しかも単一電源で動
作可能とし九鍮理回路が既に提案され丸。
これはノーマリオン蓋ショットキーゲートｒ８Ｔをスイ
ッチングトランジスタとしそのドレインを負荷を介して
電源の高電位端Ｇ二接続してなる論理回路において、（
１）複数個のインバータのドツイパＦＩＴのソースを共
通接続して、このソースと前記電源の低電位端との間口
ソース電位をその低電位端よｐ浮かす少くとも１個のダ
イオードまたは抵抗を接続すること、および（２）複数
個のインバータはレベルシフト−路を介して縦続するこ
と、を特徴としている。
ッチングトランジスタとしそのドレインを負荷を介して
電源の高電位端Ｇ二接続してなる論理回路において、（
１）複数個のインバータのドツイパＦＩＴのソースを共
通接続して、このソースと前記電源の低電位端との間口
ソース電位をその低電位端よｐ浮かす少くとも１個のダ
イオードまたは抵抗を接続すること、および（２）複数
個のインバータはレベルシフト−路を介して縦続するこ
と、を特徴としている。
第３図はこの論理回路の原理図を示す。Ｑｌｔ〜ＱＣｓ
はピンチオフ電圧がほぼ−ｖｓｓｌ：等しいノーマリオ
ンタイプ型ショットキーゲー） ＦＩＳＴからなるスイ
ッチングトランジスタであシ、そのソースは共通接続さ
れている。ｖａｓはこれらのｒｚＴのソース電位を接地
電位から浮かすための定電圧である。またｖｂはドレイ
ン電位からゲート電位をレベルシフトする丸めの定電圧
である。Ｑｓ−−ＱａａはそれぞれＱ！置−−１の４流
源負荷である。
はピンチオフ電圧がほぼ−ｖｓｓｌ：等しいノーマリオ
ンタイプ型ショットキーゲー） ＦＩＳＴからなるスイ
ッチングトランジスタであシ、そのソースは共通接続さ
れている。ｖａｓはこれらのｒｚＴのソース電位を接地
電位から浮かすための定電圧である。またｖｂはドレイ
ン電位からゲート電位をレベルシフトする丸めの定電圧
である。Ｑｓ−−ＱａａはそれぞれＱ！置−−１の４流
源負荷である。
次に第３図の電圧、電流の関係を考える。この囲路の入
力端ゲート電圧が最初、接地電位に近いときは、ＱＣｓ
のゲート、ソース電圧は−ＶｓｓＨはぼ等しく、そのピ
ンチオフ罐圧が−ＷａＳであるのでＱ□はピンチオフし
ており、流れる電流ははぼ０である。この時Ｑ□のドレ
イン電圧は約Ｏ，ＳＶ＋ｖｓ ｍ ＋ ｖｂ トｆｘ
ルｏ コれは次段ノＰＩＴ−Ｑ、、のゲート。
力端ゲート電圧が最初、接地電位に近いときは、ＱＣｓ
のゲート、ソース電圧は−ＶｓｓＨはぼ等しく、そのピ
ンチオフ罐圧が−ＷａＳであるのでＱ□はピンチオフし
ており、流れる電流ははぼ０である。この時Ｑ□のドレ
イン電圧は約Ｏ，ＳＶ＋ｖｓ ｍ ＋ ｖｂ トｆｘ
ルｏ コれは次段ノＰＩＴ−Ｑ、、のゲート。
ソース接合がショットキー接合で順方向にバイアスされ
る九め偽、のゲートはＱｓ黛のソース電位（Ｖｓｓ）か
ら一方向にショットキー鑞圧（約α８Ｖ）だけ高い電圧
（α８Ｖ＋Ｖ＠ｌ） ｌ−クランプされるためである。
る九め偽、のゲートはＱｓ黛のソース電位（Ｖｓｓ）か
ら一方向にショットキー鑞圧（約α８Ｖ）だけ高い電圧
（α８Ｖ＋Ｖ＠ｌ） ｌ−クランプされるためである。
よってＱ□のドレイン、ソース電圧”ｌｌａは約α８Ｖ
＋Ｖ＆となる。この状態は第４図のｖｅａ−ｔｓ特性図
で示すと欠点である。
＋Ｖ＆となる。この状態は第４図のｖｅａ−ｔｓ特性図
で示すと欠点である。
次にトランジスタＱ置冨の状態を考える。Ｑｌｍはゲー
トがノース楓；対してα８ｖ高いのでオン状態口あ）、
負荷Ｑ□の電流はＱ□のドレイン−流となってチャンネ
ルを流れる。よってそのドレイ／電位はソース電位とほ
ぼ等しい電位ｖ１−まで降下し、ＶｌｌははぼＯである
。この状態をＶｌｌ−１１１の関係を示す第４図で示す
とＢ点となり、流れている電流は負荷Ｑ錦の＠１ｔＩＬ
である。ここで負荷Ｑ、。
トがノース楓；対してα８ｖ高いのでオン状態口あ）、
負荷Ｑ□の電流はＱ□のドレイン−流となってチャンネ
ルを流れる。よってそのドレイ／電位はソース電位とほ
ぼ等しい電位ｖ１−まで降下し、ＶｌｌははぼＯである
。この状態をＶｌｌ−１１１の関係を示す第４図で示す
とＢ点となり、流れている電流は負荷Ｑ錦の＠１ｔＩＬ
である。ここで負荷Ｑ、。
のＪｌ滝はｑ□のゲートを通してソース−一二流れ込ん
でいる。
でいる。
次Ｃ；この回路の入力端電位を正６；加えていくと第５
ｉｌｌに示し九ような人、出力特性が得られるＯここで
しきい値電圧は」見ヒ虹となり、論理振幅はほぼαｌｉ
Ｖ＋Ｖ＆ボルトとなる。ことでピンチオフ電圧は１ｖν
ｌ≦ｌＶ＆ｌの関係が成立している０以上から既−二提
案し九論理回路は、ノーマリオン聾のＦＩＴをスイッチ
ングトランジスタとして用いながら、単一電源で動作を
行い、しかも論理振幅がα８ｖ以上とれる高速動作（；
適した論理回路であることが明らかである。
ｉｌｌに示し九ような人、出力特性が得られるＯここで
しきい値電圧は」見ヒ虹となり、論理振幅はほぼαｌｉ
Ｖ＋Ｖ＆ボルトとなる。ことでピンチオフ電圧は１ｖν
ｌ≦ｌＶ＆ｌの関係が成立している０以上から既−二提
案し九論理回路は、ノーマリオン聾のＦＩＴをスイッチ
ングトランジスタとして用いながら、単一電源で動作を
行い、しかも論理振幅がα８ｖ以上とれる高速動作（；
適した論理回路であることが明らかである。
次≦二具体的な実施例について説明する。第６図は一実
施例を示す。第３図と同じ働きをするものには同一の記
号を付けである。電流源負荷Ｑｌｌ〜Ｑａｍはノーマリ
オン型のショットキーゲー） ｊ’ｊ！Ｔのゲートとソ
ースを接続したアクティブロードである。
施例を示す。第３図と同じ働きをするものには同一の記
号を付けである。電流源負荷Ｑｌｌ〜Ｑａｍはノーマリ
オン型のショットキーゲー） ｊ’ｊ！Ｔのゲートとソ
ースを接続したアクティブロードである。
レベルシフト周定圧電ｖ１を得るため（＝ショットキー
ダイオードＤ□〜Ｄｌを用いており、シフト電圧はショ
ットキーの順方向電圧（約０８ｖ）である。
ダイオードＤ□〜Ｄｌを用いており、シフト電圧はショ
ットキーの順方向電圧（約０８ｖ）である。
さら（二このレベルシフト電圧を一定Ｃ二保つ九め（二
Ｑａ〜Ｑｓｓ ｌ：、比べて電流値の小さな電流源とし
て、ノーマリオン臘シ曹ットキーゲー） ＦｉｌＴ Ｑ
４１〜Ｑａｓが接続されている。また、スイッチングト
ランジスタＦｊ！Ｔの共通接続したソース電位を接地電
位よりも正ζ二する定電圧Ｖ−とじてやは９シヨツトキ
ーダイオードＤ□を利用して、その順方向電圧（約０８
ｖ）を用いている。ここで、このダイオードＤＵ ＋＝
流れる電流は、常に電流源負荷−，〜Ｑａｍの電流の総
和と電流源Ｑ４１〜Ｑ４１の１４Ｌ流の総和を引いた量
となるので一定であり、定−圧として動作することにな
る。
Ｑａ〜Ｑｓｓ ｌ：、比べて電流値の小さな電流源とし
て、ノーマリオン臘シ曹ットキーゲー） ＦｉｌＴ Ｑ
４１〜Ｑａｓが接続されている。また、スイッチングト
ランジスタＦｊ！Ｔの共通接続したソース電位を接地電
位よりも正ζ二する定電圧Ｖ−とじてやは９シヨツトキ
ーダイオードＤ□を利用して、その順方向電圧（約０８
ｖ）を用いている。ここで、このダイオードＤＵ ＋＝
流れる電流は、常に電流源負荷−，〜Ｑａｍの電流の総
和と電流源Ｑ４１〜Ｑ４１の１４Ｌ流の総和を引いた量
となるので一定であり、定−圧として動作することにな
る。
本回路のスイッチングトランジスタＱｍｓ−Ｑ＊ｍのビ
／チオ７電圧は約−０，８ｖとな９、又−理振幅は約Ｌ
・Ｖとなる。
／チオ７電圧は約−０，８ｖとな９、又−理振幅は約Ｌ
・Ｖとなる。
しかし亀がら、既１；提案の回路のようロスイツチング
トランジスタが各ゲート砿二１個又はＮｏｆＬ回路のよ
うに並列（二接続されている場合には間貌がないが、第
７図に示したように論理回路の中（二ＮＡＮＤゲートの
ようにスイッチングトランジスタが縦積み嘔：接続され
、しかもＱｔ４のゲートがソースが共通接続され九他の
ゲート区：接続されていない場合は不都合が生じる。
トランジスタが各ゲート砿二１個又はＮｏｆＬ回路のよ
うに並列（二接続されている場合には間貌がないが、第
７図に示したように論理回路の中（二ＮＡＮＤゲートの
ようにスイッチングトランジスタが縦積み嘔：接続され
、しかもＱｔ４のゲートがソースが共通接続され九他の
ゲート区：接続されていない場合は不都合が生じる。
１’１ＪＬｔ；ｊ Ｍ （二１１″のレベル、ｂｔ＝”
０’のレベルが加わり九場合を考えるとＱ□はオン状態
となりＱ、易のゲートは−ｏ’レベルとなるのでＱ−ｍ
はカットオフ状態となる。Ｑ、はゲートが′″０″０″
ルベル１諺の電流からＱ４禦の電流を９１Ｖ旭九値はり
、を通つてＱ□のゲート≦電流れ込もうとする。しかし
、Ｑ１０のドレイン電圧は＊ｇの低電位からダイオード
３個分の電位（ｖｅｓｖ ＋ ＱＨのゲートソースのダ
イオード順方向電圧＋ｖＤ！、）となっている。ここで
電、の電流はＤ！雪を通ってＱ、４のゲートとドレイン
のダイオードを過ってＤｌｉを通ってＱｎのゲ−）ｌ電
流れることＣ二なるので電源電圧ｖｌは最低６個分のダ
イオード順方向電圧が必要となる。しかし消費電力等を
考えると”ｍｌは低いほどよく、もし３個のダイオード
電圧よシ若干高い程度（二設定されると、Ｑｕの電流は
どこ１：も流れるところがない丸め、この電流分だけは
スイッチングトランジスタの共通ソース端子（：現われ
ず、前提案の条件であるの点；；流れ出る電流値は常４
；一定でなければならないということが成立しなくなる
Ｏ発明の目的 本発明は上記の点Ｃ二鎖みなされ丸もので、スイッチン
グトランジスタが縦積みζ：構成されていても、ソース
端子には常Ｃニ一定′＠流が流れることのできる論理回
路を提供するものであるＯ発明の実施例 ＪＩＫ８図（ａ）は本発明の論理回路図であり、ｌＸ７
図と同じ働きをするものＣ二は同じ記号をつけである。
０’のレベルが加わり九場合を考えるとＱ□はオン状態
となりＱ、易のゲートは−ｏ’レベルとなるのでＱ−ｍ
はカットオフ状態となる。Ｑ、はゲートが′″０″０″
ルベル１諺の電流からＱ４禦の電流を９１Ｖ旭九値はり
、を通つてＱ□のゲート≦電流れ込もうとする。しかし
、Ｑ１０のドレイン電圧は＊ｇの低電位からダイオード
３個分の電位（ｖｅｓｖ ＋ ＱＨのゲートソースのダ
イオード順方向電圧＋ｖＤ！、）となっている。ここで
電、の電流はＤ！雪を通ってＱ、４のゲートとドレイン
のダイオードを過ってＤｌｉを通ってＱｎのゲ−）ｌ電
流れることＣ二なるので電源電圧ｖｌは最低６個分のダ
イオード順方向電圧が必要となる。しかし消費電力等を
考えると”ｍｌは低いほどよく、もし３個のダイオード
電圧よシ若干高い程度（二設定されると、Ｑｕの電流は
どこ１：も流れるところがない丸め、この電流分だけは
スイッチングトランジスタの共通ソース端子（：現われ
ず、前提案の条件であるの点；；流れ出る電流値は常４
；一定でなければならないということが成立しなくなる
Ｏ発明の目的 本発明は上記の点Ｃ二鎖みなされ丸もので、スイッチン
グトランジスタが縦積みζ：構成されていても、ソース
端子には常Ｃニ一定′＠流が流れることのできる論理回
路を提供するものであるＯ発明の実施例 ＪＩＫ８図（ａ）は本発明の論理回路図であり、ｌＸ７
図と同じ働きをするものＣ二は同じ記号をつけである。
この回路で縦積み１；され友上のスイッチングトランジ
スタのＱｌｍのゲートから共通ソース端子のＣ；ダイオ
ードＱ４１が接続されている。この状態Ｃは前記と同様
の場合を考えると、Ｑｌｍの゛電流はＤｌｌを通ってＱ
ｌｍのゲート（；流れ込みＤａｓを通ってソース共通端
子■点（二流れ出すことになり、不都合なことはなくな
ることになる。ダイオードＤ４１はＱ電＠ ＊ Ｑｌｍ
と４オン状態の時にＱ□のオン抵抗によってＱ、４のソ
ース電位が０点の電位より若干持ち上がる九め４”、Ｑ
ｌｍのゲートソース関（二組方向の電圧が加わるよう（
：面積を小さくしたり、小さな抵抗を直列６二接続する
などの工夫をする必要がある。―）図は（ＩＩ）図の論
理回路図である。また、第９図はダイオードＣ二よるＮ
ＯＲゲート構成のＯＢｙ’ＡＮＤゲート回路である。前
記と同様にダイオード３個分を通しての電流はＱｎがオ
フの状態のときはＱｕのゲート−ドレインのダイオード
を通って流れること１＝なり同様の問題が生ずる。
スタのＱｌｍのゲートから共通ソース端子のＣ；ダイオ
ードＱ４１が接続されている。この状態Ｃは前記と同様
の場合を考えると、Ｑｌｍの゛電流はＤｌｌを通ってＱ
ｌｍのゲート（；流れ込みＤａｓを通ってソース共通端
子■点（二流れ出すことになり、不都合なことはなくな
ることになる。ダイオードＤ４１はＱ電＠ ＊ Ｑｌｍ
と４オン状態の時にＱ□のオン抵抗によってＱ、４のソ
ース電位が０点の電位より若干持ち上がる九め４”、Ｑ
ｌｍのゲートソース関（二組方向の電圧が加わるよう（
：面積を小さくしたり、小さな抵抗を直列６二接続する
などの工夫をする必要がある。―）図は（ＩＩ）図の論
理回路図である。また、第９図はダイオードＣ二よるＮ
ＯＲゲート構成のＯＢｙ’ＡＮＤゲート回路である。前
記と同様にダイオード３個分を通しての電流はＱｎがオ
フの状態のときはＱｕのゲート−ドレインのダイオード
を通って流れること１＝なり同様の問題が生ずる。
第１θ図（ａ）は本発明の回路図を示し、喝■のゲート
から共通アース端子■１ニダイオードが接続され、ダイ
オードＱ□を過つ九電流はＱｕのゲートからダイオード
Ｄ４１を通って共通アース端子に流れ出すこと（二なる
ので０点の電流は常に１定１；保持されること≦二なる
０ここで（ｂ）図は（１）図の論理図である。
から共通アース端子■１ニダイオードが接続され、ダイ
オードＱ□を過つ九電流はＱｕのゲートからダイオード
Ｄ４１を通って共通アース端子に流れ出すこと（二なる
ので０点の電流は常に１定１；保持されること≦二なる
０ここで（ｂ）図は（１）図の論理図である。
発明の効果
以上、本発明Ｃ二よればスイッチングトランジスタを縦
積みにした論理回路−二おいても共通ソース端子Ｃ：流
れ出る電流値は常櫨ニ一定となるので、０点の電位の変
化はなく論履動作上何ら、不都合なことのない単−喝源
で動作するノーマリオン形ＦＩＳＴ （：１．よる高速
ロジックが集塊できる。
積みにした論理回路−二おいても共通ソース端子Ｃ：流
れ出る電流値は常櫨ニ一定となるので、０点の電位の変
化はなく論履動作上何ら、不都合なことのない単−喝源
で動作するノーマリオン形ＦＩＳＴ （：１．よる高速
ロジックが集塊できる。
ｇ ｌ 図（ａ） 、 （ｂ）は従来のノーマリオンｌ
ｉ Ｆｊ！Ｔ構成感：よる論理回路（ＢＦＬ）とその論
理図、第２Ｅは従来のノーマリオフＩＩＦｌｉＴ ＠成
による論理回路（ＤＣＦＬ）図、第３図はすでに提案し
た原ｍｓ成を示す図、５１４図はその動作を説明するた
めのＩｎ−ＶＤ＃籍性図、［５Ｅは同じく入出力特性図
、Ｍ６図は具体的な論理−略図ｓ ａ１７図はＮＡＮＤ
ゲートを含む論理−略図、第８図（補は本発明のＮＡＮ
Ｄゲートを含む論！回路図、（ｂ）はその論理図、＃Ｉ
９図はＮＯＲ／鰭Ｄゲートを含む論１ｌＦＥＡ路図、第
１θ図。は本発明の６ＶＡＮＤゲートの論理回路、（ｂ
）はその論理図である。 ＱＨ％−／ −Ｍ ９ 、ｔ ７ ｉｌｌ ＦｊｅＴＤ
通、鳥・・・ダイオード Ｑ□、Ｑ１４・・・ノーマリオンｉｌｌ ＦＩＴＱｏ
ｅＱ鳳＠ −／−マリオン３１Ｆｊ！ＴＱｌｌ −Ｑｎ
・・・ノーミリオン蓋スイッチングトランジスタ Ｑ畠鳳＋ ＱＢ・・・電流源負荷ＰＩＴく４狐−１１，
ζλ番置 ・・・−ｍｓ １１ ＦｊｉｉＴ−鳳＠
Ｄｌｍ・・・ダイオード ＤｓＭ、Ｄ畠■°・°ダイオード Ｄ４思 ・・・ダイオード へ１．鳥會・・・ダイオード Ｄｓ烏、Ｄ・禦・・・ダイオード 第 １ 図 （ム’ Ｖ＋ 一 第２図 Ｖ＋ 第３図 Ｖ。 第４図 第５図 ２ 第６図 Ｖ↑ 第７図 第８図 （ｔＬ）
ｉ Ｆｊ！Ｔ構成感：よる論理回路（ＢＦＬ）とその論
理図、第２Ｅは従来のノーマリオフＩＩＦｌｉＴ ＠成
による論理回路（ＤＣＦＬ）図、第３図はすでに提案し
た原ｍｓ成を示す図、５１４図はその動作を説明するた
めのＩｎ−ＶＤ＃籍性図、［５Ｅは同じく入出力特性図
、Ｍ６図は具体的な論理−略図ｓ ａ１７図はＮＡＮＤ
ゲートを含む論理−略図、第８図（補は本発明のＮＡＮ
Ｄゲートを含む論！回路図、（ｂ）はその論理図、＃Ｉ
９図はＮＯＲ／鰭Ｄゲートを含む論１ｌＦＥＡ路図、第
１θ図。は本発明の６ＶＡＮＤゲートの論理回路、（ｂ
）はその論理図である。 ＱＨ％−／ −Ｍ ９ 、ｔ ７ ｉｌｌ ＦｊｅＴＤ
通、鳥・・・ダイオード Ｑ□、Ｑ１４・・・ノーマリオンｉｌｌ ＦＩＴＱｏ
ｅＱ鳳＠ −／−マリオン３１Ｆｊ！ＴＱｌｌ −Ｑｎ
・・・ノーミリオン蓋スイッチングトランジスタ Ｑ畠鳳＋ ＱＢ・・・電流源負荷ＰＩＴく４狐−１１，
ζλ番置 ・・・−ｍｓ １１ ＦｊｉｉＴ−鳳＠
Ｄｌｍ・・・ダイオード ＤｓＭ、Ｄ畠■°・°ダイオード Ｄ４思 ・・・ダイオード へ１．鳥會・・・ダイオード Ｄｓ烏、Ｄ・禦・・・ダイオード 第 １ 図 （ム’ Ｖ＋ 一 第２図 Ｖ＋ 第３図 Ｖ。 第４図 第５図 ２ 第６図 Ｖ↑ 第７図 第８図 （ｔＬ）
Claims (1)
- ノーマリオンｉｌｌ ＦｎＴのスイッチングトランジス
タを複数個縦積み（：した構成を含む論理回路で、その
最も高い？８Ｔのドレインと電源の高電位端との関Ｃ二
負荷を接続し、最下段のスイッチングトランジスタのソ
ースを他の段のソースと全部又は部分的（二共通（＝接
続し、それぞれの共通ソース端子から前記電源の低電位
との間ζ二、ソース電位を上記低電位より浮かす少なく
と４１＠のダイオードま九は抵抗を接続した論理回路（
＝おいて、前記最下段を除く各スイッチングトランジス
タのゲートからそれぞれの共通ソース端子にダイオード
又は抵抗又はそれらの組み合わせ（二よる電流路を設は
九ことを％徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198666A JPS58100545A (ja) | 1981-12-11 | 1981-12-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198666A JPS58100545A (ja) | 1981-12-11 | 1981-12-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100545A true JPS58100545A (ja) | 1983-06-15 |
Family
ID=16395018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198666A Pending JPS58100545A (ja) | 1981-12-11 | 1981-12-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988010030A1 (en) * | 1987-06-10 | 1988-12-15 | Regents Of The University Of Minnesota | A novel family of noise-immune logic gates and memory cells |
-
1981
- 1981-12-11 JP JP56198666A patent/JPS58100545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988010030A1 (en) * | 1987-06-10 | 1988-12-15 | Regents Of The University Of Minnesota | A novel family of noise-immune logic gates and memory cells |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
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