JPS58101546A - 受信回路 - Google Patents
受信回路Info
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- JPS58101546A JPS58101546A JP56199506A JP19950681A JPS58101546A JP S58101546 A JPS58101546 A JP S58101546A JP 56199506 A JP56199506 A JP 56199506A JP 19950681 A JP19950681 A JP 19950681A JP S58101546 A JPS58101546 A JP S58101546A
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- JP
- Japan
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- output
- decoder
- input
- gate
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はノイズ対策を施した通信における直列伝送方式
に関するものである。
に関するものである。
従来めこの種伝送方式を次に述べる。第１図は直列伝送
方式による結線図、第２図は従来の直列伝送方式におけ
る受信回路のプロ、り図で、Ｔは送信側、Ｒは受信側、
Ｌは信号ライン、ＳＲはシフトレノスタ、ＣＩはカウン
タ、Ｇはゲート、Ｃ２４カウンタ、０は発振回路である
。その動作を第３図のデータ転送のタイムチャート例に
より説明す名。第３図の（ａ）はデータ転送時の信号ラ
イン波形（送信側出力波形）の−例、（ｂ）はその受信
側のす／グリングノ４ルス、（Ｃ）は同じく受信側にお
けるサンプリング後の読み取りデータを示す。図に示す
ように、受信側において信号ラインＬの“Ｈ″論理レベ
ルから″Ｌ”論理レベルの変化を検出し、その検出を送
信側力・らの送信開始とみなし、カウンタＣ１はカウン
トを開始し、ｔｏ時間後、カウンタＣ１の出力で入力信
号ラインをサンプリングし、＠Ｌ′論理レベルなら、さ
らに２ｔｏ時間周期でのサンプリングデータを受信デー
タと見なす方式である。
方式による結線図、第２図は従来の直列伝送方式におけ
る受信回路のプロ、り図で、Ｔは送信側、Ｒは受信側、
Ｌは信号ライン、ＳＲはシフトレノスタ、ＣＩはカウン
タ、Ｇはゲート、Ｃ２４カウンタ、０は発振回路である
。その動作を第３図のデータ転送のタイムチャート例に
より説明す名。第３図の（ａ）はデータ転送時の信号ラ
イン波形（送信側出力波形）の−例、（ｂ）はその受信
側のす／グリングノ４ルス、（Ｃ）は同じく受信側にお
けるサンプリング後の読み取りデータを示す。図に示す
ように、受信側において信号ラインＬの“Ｈ″論理レベ
ルから″Ｌ”論理レベルの変化を検出し、その検出を送
信側力・らの送信開始とみなし、カウンタＣ１はカウン
トを開始し、ｔｏ時間後、カウンタＣ１の出力で入力信
号ラインをサンプリングし、＠Ｌ′論理レベルなら、さ
らに２ｔｏ時間周期でのサンプリングデータを受信デー
タと見なす方式である。
従って、信号ラインＬにノイズがのった場合、受信側は
送信開始と誤認したり、７ｆＬ１ピツト以後においては
サンプリング時、ノイズがのった場合、誤データを読み
取る可能性がある等の欠点があった。
送信開始と誤認したり、７ｆＬ１ピツト以後においては
サンプリング時、ノイズがのった場合、誤データを読み
取る可能性がある等の欠点があった。
本発明は、このような従来の欠点を除去するため１”、
′０＃及びスタートピットをさらに″０”、′ｌ”から
なるコードにコード化し、コードの認知を“０”、”１
″の継続時間の組合せから判断するようにしてノ°イズ
に強い通信方式が得られるようにしたものである。以下
本発明の一実施例を図面により詳細に説明する。
′０＃及びスタートピットをさらに″０”、′ｌ”から
なるコードにコード化し、コードの認知を“０”、”１
″の継続時間の組合せから判断するようにしてノ°イズ
に強い通信方式が得られるようにしたものである。以下
本発明の一実施例を図面により詳細に説明する。
第４図は本発明直列伝送方式の第１の実施例を示す受信
回路のブロック図で、１線の信号線により複数の負荷を
オン・オフする遠隔制御に応用した例である。図におい
て、１はシフトレジスタ３のデータ入力端子、２はシフ
トレジスタ３のクロックが入力されるクロ、り端子、３
は９段のシフトレジスタ、４．．５．６は各々３人力の
多数決回路、７はＩＮ７ 、 ＩＮ２ 、 ＩＮＪの３
入力端子と０ＵＴＩ。
回路のブロック図で、１線の信号線により複数の負荷を
オン・オフする遠隔制御に応用した例である。図におい
て、１はシフトレジスタ３のデータ入力端子、２はシフ
トレジスタ３のクロックが入力されるクロ、り端子、３
は９段のシフトレジスタ、４．．５．６は各々３人力の
多数決回路、７はＩＮ７ 、 ＩＮ２ 、 ＩＮＪの３
入力端子と０ＵＴＩ。
ＯＵＴ ２ 、 ＯＵＴ Ｊの３出力端子を有し、第１
表に示すような真理値表のデコーダ、８，１１，１２゜
１３はｆ−ト、１０はカウント開始指示入力を有する９
進カウンタである。１４はフアゲートである。１５は発
振器、１６は分局開始指示入力を有する分周回路、１７
は分周回路１６からの入力によりｆ −） ７２の出力
をＲδフリッグフロップｒ９３〜１９ｎ に振り分ける
セレクタ、１８はセレクタ１７と同様のゲート１３の出
力をＶＳフリツノフロップ１９１〜１９ｎ に振り分け
るセレクタ、２０１〜２０ｎ はドライバ、２１１〜２
１ｎは負荷である。そして多数決回路４にはシフトレジ
スタ３の最初の３出力が、多数決回路５には同じく次の
３出力が、また多数決回路６には同じく、残りの３出力
が入力され、多数決回路４の出力はデコーダ７のＩＮＪ
に、多数決回路５の出力は同じ＜ＩＮ２に、また多数決
回路６の出力は同じ（、ＩＮＳに結線される。ノアゲー
ト、１４にゆシフトレジスタ３の最初段出力を１１Ｆと
した場合、シフトレジスタ３の４番目と６番目が入力さ
れ、その出力はｒ −ト８にＲカされる。・グムト８の
残りの入力はデコーダ７のＯＵＴ ３より入力される。
表に示すような真理値表のデコーダ、８，１１，１２゜
１３はｆ−ト、１０はカウント開始指示入力を有する９
進カウンタである。１４はフアゲートである。１５は発
振器、１６は分局開始指示入力を有する分周回路、１７
は分周回路１６からの入力によりｆ −） ７２の出力
をＲδフリッグフロップｒ９３〜１９ｎ に振り分ける
セレクタ、１８はセレクタ１７と同様のゲート１３の出
力をＶＳフリツノフロップ１９１〜１９ｎ に振り分け
るセレクタ、２０１〜２０ｎ はドライバ、２１１〜２
１ｎは負荷である。そして多数決回路４にはシフトレジ
スタ３の最初の３出力が、多数決回路５には同じく次の
３出力が、また多数決回路６には同じく、残りの３出力
が入力され、多数決回路４の出力はデコーダ７のＩＮＪ
に、多数決回路５の出力は同じ＜ＩＮ２に、また多数決
回路６の出力は同じ（、ＩＮＳに結線される。ノアゲー
ト、１４にゆシフトレジスタ３の最初段出力を１１Ｆと
した場合、シフトレジスタ３の４番目と６番目が入力さ
れ、その出力はｒ −ト８にＲカされる。・グムト８の
残りの入力はデコーダ７のＯＵＴ ３より入力される。
そしてゲート８の出力は９進カウンタ１０と分周回路１
６に接続され、９進カウンタ１０と分周回路１６のクロ
ックにはシフトレジスタ３のクロックと同一のものが入
力される。９進カウンタ１ｏのクロックの９進出力はダ
ート１）に入力され、その残りの入力にはシフトレジス
タ３のクロ、りと同一のものが入力さ′れる。ゲート１
１の出力はｆ−ト１２゜１″′３の入力に接続され、ゲ
ート１２の残りの入力にはデコーダ７のＯＵＴ ２が、
ゲート１３の残りの入力にはデコーダ７のＯＵＴ Ｊが
夫々入力される。
６に接続され、９進カウンタ１０と分周回路１６のクロ
ックにはシフトレジスタ３のクロックと同一のものが入
力される。９進カウンタ１ｏのクロックの９進出力はダ
ート１）に入力され、その残りの入力にはシフトレジス
タ３のクロ、りと同一のものが入力さ′れる。ゲート１
１の出力はｆ−ト１２゜１″′３の入力に接続され、ゲ
ート１２の残りの入力にはデコーダ７のＯＵＴ ２が、
ゲート１３の残りの入力にはデコーダ７のＯＵＴ Ｊが
夫々入力される。
ゲート１２の出力はセレクタ１７に入力され、セレクタ
１７はカウンタ１６からの入力により゛ｒゲート２から
の入力を１本のみの出力端に出力する。
１７はカウンタ１６からの入力により゛ｒゲート２から
の入力を１本のみの出力端に出力する。
また、セレクタ１８はカウンタ１６からの入力によりゲ
ート１３からの入力を１本のみの出力端に出力する。セ
レクタ１２の出力は各々Ｖｓフリッ：−フロッ！１９１
〜１９ｎ のＳ端子に、またセレクタ１８の出力は各々
Ｒδフリッグフロ、グ１９１〜１９ｎ のＲ端子に接続
される。そのＲ／Ｓフリッグフロッグ１９．〜１９ｎ
のＱ出力は各々ドライバ２０１〜２０ｎ Ｋまたその出
力は各々負荷２１１〜２１ｎ に接続される。
ート１３からの入力を１本のみの出力端に出力する。セ
レクタ１２の出力は各々Ｖｓフリッ：−フロッ！１９１
〜１９ｎ のＳ端子に、またセレクタ１８の出力は各々
Ｒδフリッグフロ、グ１９１〜１９ｎ のＲ端子に接続
される。そのＲ／Ｓフリッグフロッグ１９．〜１９ｎ
のＱ出力は各々ドライバ２０１〜２０ｎ Ｋまたその出
力は各々負荷２１１〜２１ｎ に接続される。
次に、これを動作するには、今仮りに第５図に示すよう
なコードで、第、６図（、）のような一連の波形を第４
図のデータ入力端子１に入力したとする。
なコードで、第、６図（、）のような一連の波形を第４
図のデータ入力端子１に入力したとする。
一方クロック端子２より入力される同期ｔのクロックに
よりシフヘトレジスタ３の９段シフトレジスタの各出力
は、第６図の（ｃ）〜（ｋ）に示す波形のようになる。
よりシフヘトレジスタ３の９段シフトレジスタの各出力
は、第６図の（ｃ）〜（ｋ）に示す波形のようになる。
また、３人力の多数決回路４，５．６の各出力は各々シ
フトレジスタ３からの入力状態に従って、第６図の（１
）、←） 、 （ｎ）のような出力になり、デコーダ２
のＯＵＴ ３の波形は第６図の出力ω）のようになる。
フトレジスタ３からの入力状態に従って、第６図の（１
）、←） 、 （ｎ）のような出力になり、デコーダ２
のＯＵＴ ３の波形は第６図の出力ω）のようになる。
ノアゲート１４の出力は第６図の出力（０）となり、ゲ
ート８の出力はスタートコート９の全体がシフトレジス
タ３に読み込まれたタイミングで“Ｈ＃となり、以後出
力（ｑ）のようなタイミノグチヤード′となる。この出
力（ｑ）のパルスを開始信号とし、出力波形（ｂ）を分
周する対象とする９進カウンタ１０はカウントを始め、
ゲート１１の出力は第６図の出力（ｒ）のようになる。
ート８の出力はスタートコート９の全体がシフトレジス
タ３に読み込まれたタイミングで“Ｈ＃となり、以後出
力（ｑ）のようなタイミノグチヤード′となる。この出
力（ｑ）のパルスを開始信号とし、出力波形（ｂ）を分
周する対象とする９進カウンタ１０はカウントを始め、
ゲート１１の出力は第６図の出力（ｒ）のようになる。
このゲート１１の出７］／ｌルスでデコーダ７のＯＵＴ
１ 、２の出力をダート１２．１３を介してサンプリ
ングし、す／ｆクリング果であるゲート１２，１３の出
力をセレクタ１７．１８でＲ４フリッグフロ、グ１９１
〜１９ｎ に分配することができる。なお、す／ブリン
グタイミングは各コードの全体がシフトレジスタに読み
込まれたタイミングで行なわれている。
１ 、２の出力をダート１２．１３を介してサンプリ
ングし、す／ｆクリング果であるゲート１２，１３の出
力をセレクタ１７．１８でＲ４フリッグフロ、グ１９１
〜１９ｎ に分配することができる。なお、す／ブリン
グタイミングは各コードの全体がシフトレジスタに読み
込まれたタイミングで行なわれている。
その分配先は分周回路１６の内容によることと、ｒ−ト
８の出力ノヤルスで分周回路１６１ｆＪカウントを開始
することにより、一義的に決まる分配順が実行される。
８の出力ノヤルスで分周回路１６１ｆＪカウントを開始
することにより、一義的に決まる分配順が実行される。
よって入力する１１“、“Ｏ″コード入力順に一義的な
分配順にＲβフリ、！フロッグ１９１〜１９ｎ に入力
され、各々のＱ出力をオン又はオフすることになる。こ
の実施例の場合祉入カコーＰＨに負荷２１．．２１．、
−２１ｎ の順にオン、オフすることになる。
分配順にＲβフリ、！フロッグ１９１〜１９ｎ に入力
され、各々のＱ出力をオン又はオフすることになる。こ
の実施例の場合祉入カコーＰＨに負荷２１．．２１．、
−２１ｎ の順にオン、オフすることになる。
このように第１の実施例では、第６図の出力（１）に示
すサンプリングパルスを生ぜしめることＫより３ビ、ト
からなる“１ｍ又は“Ｏ”コードの各ビ。
すサンプリングパルスを生ぜしめることＫより３ビ、ト
からなる“１ｍ又は“Ｏ”コードの各ビ。
トが各々３ビツトからなる３つの多数決回路４゜５．６
に独立して入力した時点でサンプリングできるため、各
ビットの時間幅にしてめ以上が同一レベルであるレベル
をλカデータと認知でき、コードを判定し、１人カデー
タの処理、即ち、本実施例の場合、負荷２１１〜２ Ｊ
ｎ のオン、オフをするため、シリアル入力されるデ
ータにノイズがのった場合でもノイズの除去が可能とな
る。またノイズが多い場合でも”１″−〇”のコードの
判定ができないため、負荷のオン、オフは行なわれない
利点がある。
に独立して入力した時点でサンプリングできるため、各
ビットの時間幅にしてめ以上が同一レベルであるレベル
をλカデータと認知でき、コードを判定し、１人カデー
タの処理、即ち、本実施例の場合、負荷２１１〜２ Ｊ
ｎ のオン、オフをするため、シリアル入力されるデ
ータにノイズがのった場合でもノイズの除去が可能とな
る。またノイズが多い場合でも”１″−〇”のコードの
判定ができないため、負荷のオン、オフは行なわれない
利点がある。
第７図は本発明の第２の実施例を示すブロック図で、第
１の実施例では各コードの構成ビットを各々３等分して
、多数決回路を通して各ビットの“ｌ＃、”０”を決し
たが、第２の実施例はこれをさらに改良したもので、第
４図の多数決回路４，５゜６とノアゲート１４をデコー
ダに置き換えても同様のノイズ除去効果が生じる。なお
第７図にお込て、第４図と同一機能を合する部品には同
一の参照符号を付した。図において、３１は１５段シフ
トレジスタ３２．３４．３６は５ビツト入力のデコー？
で、４ビツト以上１０”の時“１”が出力される。３！
ｊ 、３Ｆ、３７は５ビツト入力のデコーダで、４ビツ
ト以上“ｌ＃の時“１”が出力される。
１の実施例では各コードの構成ビットを各々３等分して
、多数決回路を通して各ビットの“ｌ＃、”０”を決し
たが、第２の実施例はこれをさらに改良したもので、第
４図の多数決回路４，５゜６とノアゲート１４をデコー
ダに置き換えても同様のノイズ除去効果が生じる。なお
第７図にお込て、第４図と同一機能を合する部品には同
一の参照符号を付した。図において、３１は１５段シフ
トレジスタ３２．３４．３６は５ビツト入力のデコー？
で、４ビツト以上１０”の時“１”が出力される。３！
ｊ 、３Ｆ、３７は５ビツト入力のデコーダで、４ビツ
ト以上“ｌ＃の時“１”が出力される。
３８は第２表に示す真理値表通りのデコーダ、３９は１
５進カウンタであり、シフトレジスタ３１の初段の５出
力はデコ一ダ３２，３３の、中段の５出力はデコーダ３
４．・３５の、後段の５出力はデコ−！３６．３７の入
力に夫々接続され、デコーダ３２，３３，３４，３５．
３”ｉｊ！ａ各出力は各々デコーダ３８のＩＮＪＢ、Ｉ
ＩＮＩＡ、ＩＮ’Ｂ、ｌＮ２ＡＢＩＮ３Ｂ、ＩＮ、？Ａ
に入力され、その出力のＯＵＴ ３はカウンタ３９、分
周回路４０のカウンタ開始端子に入力される。その他は
第４図と同じである。
５進カウンタであり、シフトレジスタ３１の初段の５出
力はデコ一ダ３２，３３の、中段の５出力はデコーダ３
４．・３５の、後段の５出力はデコ−！３６．３７の入
力に夫々接続され、デコーダ３２，３３，３４，３５．
３”ｉｊ！ａ各出力は各々デコーダ３８のＩＮＪＢ、Ｉ
ＩＮＩＡ、ＩＮ’Ｂ、ｌＮ２ＡＢＩＮ３Ｂ、ＩＮ、？Ａ
に入力され、その出力のＯＵＴ ３はカウンタ３９、分
周回路４０のカウンタ開始端子に入力される。その他は
第４図と同じである。
次に、これを動作するには、今仮りに第５図のようなコ
ードで、第８図のような一連の波形を第７図のデータ入
力端子１に、第８図の・（ｂ）のような波形を第７図の
クロック端子２に入力したとすると、シフトレジスタ３
１の１５本の出力は各々初段より第８図の（ｃ） 、
（ｔｏ ＋ （ｅ） ｐ （ｆ） 、 （ｇ） ｐ （
ｈ） 、 （ｔ） ｅ （ｊ）。
ードで、第８図のような一連の波形を第７図のデータ入
力端子１に、第８図の・（ｂ）のような波形を第７図の
クロック端子２に入力したとすると、シフトレジスタ３
１の１５本の出力は各々初段より第８図の（ｃ） 、
（ｔｏ ＋ （ｅ） ｐ （ｆ） 、 （ｇ） ｐ （
ｈ） 、 （ｔ） ｅ （ｊ）。
（ｈ） 、 （１） ＃に）、 （ｎ） 、 （ｏ）
、 （ｐ） 、 （ｑ）の出力波、形となり、第７図の
デコーダ３２を３３ 、３４ 、３５ 、３６ 。
、 （ｐ） 、 （ｑ）の出力波、形となり、第７図の
デコーダ３２を３３ 、３４ 、３５ 、３６ 。
３７の出力はシフトレジスタ３１の゛出力状態に従い各
々第８図の（、） 、 （１） 、 （、） 、 （ｖ
） 、 （→、（Ｘ）に示す出力波形となり、デコーダ
３８の出力は（ｙ） 、 （、） 、（イ）の出力波形
となる。ＯＵ’ｌ’ ３の出力はスタートコード全体の
１４／１５がシフトレジ・メタ３ノに読み込まれたこと
の検出信号となり、カウンタ３ｆ１分周回路４０に入力
され、カラ、ンタ３９、分周回路４０に始動を指示し、
カウンタ３９は第８図の波形か）を１５分周し始める。
々第８図の（、） 、 （１） 、 （、） 、 （ｖ
） 、 （→、（Ｘ）に示す出力波形となり、デコーダ
３８の出力は（ｙ） 、 （、） 、（イ）の出力波形
となる。ＯＵ’ｌ’ ３の出力はスタートコード全体の
１４／１５がシフトレジ・メタ３ノに読み込まれたこと
の検出信号となり、カウンタ３ｆ１分周回路４０に入力
され、カラ、ンタ３９、分周回路４０に始動を指示し、
カウンタ３９は第８図の波形か）を１５分周し始める。
その出力は波形（ｂ）とゲート１１によりＡＮＤがとら
れ波形（ハ）となる。この波形（ハ）は１１′″コード
又は“０＃゛コードが時間長で、その１４／／１５を読
み込んだ時点でデコーダ３８の出力をゲート１２，１３
を介してサンプリングすることになる。従って第７図の
ゲート１２の出力は第８図の波形に）となり、”１″コ
ードを検出した・母ルスとなる。また、第７図のゲート
７Ｊの出力は第８図の波形（ホ）と゛なり、“０”コー
ドを検出した・ぐルスとなる。以後の処理は第１の実施
例と同じである。
れ波形（ハ）となる。この波形（ハ）は１１′″コード
又は“０＃゛コードが時間長で、その１４／／１５を読
み込んだ時点でデコーダ３８の出力をゲート１２，１３
を介してサンプリングすることになる。従って第７図の
ゲート１２の出力は第８図の波形に）となり、”１″コ
ードを検出した・母ルスとなる。また、第７図のゲート
７Ｊの出力は第８図の波形（ホ）と゛なり、“０”コー
ドを検出した・ぐルスとなる。以後の処理は第１の実施
例と同じである。
このようにスタートコード検出後、第７図の入力端子１
にノイズがのってもデコーダ３２’、３３゜３４．３５
．３６．３７の出力は４ビ、ト以上“Ｏ”又は”ｌ＃で
ないと出力されないので、デコーダ３８により″０”コ
ード又は″′ビコードの検出はなされない。即ち、ノイ
ズが存在する場合、受信したデータは無視される利点が
ある。
にノイズがのってもデコーダ３２’、３３゜３４．３５
．３６．３７の出力は４ビ、ト以上“Ｏ”又は”ｌ＃で
ないと出力されないので、デコーダ３８により″０”コ
ード又は″′ビコードの検出はなされない。即ち、ノイ
ズが存在する場合、受信したデータは無視される利点が
ある。
また、スタートコード受信中、入力端子１にノイズがの
り、シフトレジスタ３ノの１ビツトに誤ったデータが読
み込まれた場合、スタートコードの全体の１５／ｌ ５
がシフトレジスタ３ノに読み込まれた時点でスタートコ
ード発見となるので、以後の″０”又は１ビのコードは
その１５／１５がシフトレジスタ３１に読み込まれた時
点でサンプリングされるため、さらにノイズに強いこと
になる。
り、シフトレジスタ３ノの１ビツトに誤ったデータが読
み込まれた場合、スタートコードの全体の１５／ｌ ５
がシフトレジスタ３ノに読み込まれた時点でスタートコ
ード発見となるので、以後の″０”又は１ビのコードは
その１５／１５がシフトレジスタ３１に読み込まれた時
点でサンプリングされるため、さらにノイズに強いこと
になる。
第９図は、本発明の第３の実施例を示すブロック図で、
第２．の実施例でＯＵＴ ３を得るべく用いた第７図の
デコーダ３２，３４．３７及び３８の代りにデコーダ４
１，４２，４３．４８を用い、第７図のデコーダ３８の
ＯＵＴ １を得るべく用いたデコーダ３７，３４，３２
．３８の代りにデコーダ４４．４５．４６．４７を用い
、第７図のデコーダ３８のＯＵＴ ２を得るべく用いた
デコーダ３７゜３５．３２の代りにデコーダ４４，４°
５，４６゜４７を用いた構成で、′ビ、Ｉｌｏ＠コード
の一サンプリング時にはシフトレジスタ３ノに読み込ん
だノイズに殊に強い方式となっている。なお、デコーダ
４１．４２は４ビット以上”０”の時″′１＃が出力さ
れ、デコーダ４３は４ビット以上″″１＃の時１１″が
出力され、デコーダ４４．．４５．４６は多数決回路、
デコーダ４７は第３表の真理値表を満足するデコーダ、
デコーダ４８は第４表の真理値表を満足するデコーダで
ある。
第２．の実施例でＯＵＴ ３を得るべく用いた第７図の
デコーダ３２，３４．３７及び３８の代りにデコーダ４
１，４２，４３．４８を用い、第７図のデコーダ３８の
ＯＵＴ １を得るべく用いたデコーダ３７，３４，３２
．３８の代りにデコーダ４４．４５．４６．４７を用い
、第７図のデコーダ３８のＯＵＴ ２を得るべく用いた
デコーダ３７゜３５．３２の代りにデコーダ４４，４°
５，４６゜４７を用いた構成で、′ビ、Ｉｌｏ＠コード
の一サンプリング時にはシフトレジスタ３ノに読み込ん
だノイズに殊に強い方式となっている。なお、デコーダ
４１．４２は４ビット以上”０”の時″′１＃が出力さ
れ、デコーダ４３は４ビット以上″″１＃の時１１″が
出力され、デコーダ４４．．４５．４６は多数決回路、
デコーダ４７は第３表の真理値表を満足するデコーダ、
デコーダ４８は第４表の真理値表を満足するデコーダで
ある。
以上詳細に説明したように、本発明は受信するディノタ
ルデータを、そのデータを構成する最小ビットの時間幅
より小さい時間間隔で複数回サンプリングした結果を対
象とし論理レベルを決め、コードを判定するため、信号
ラインにノイズがのった場合でも論理回路処理において
ノイズ除去能力を有することになり、ノイズの多い環境
での通信方式に利用して大きな効果がある。
ルデータを、そのデータを構成する最小ビットの時間幅
より小さい時間間隔で複数回サンプリングした結果を対
象とし論理レベルを決め、コードを判定するため、信号
ラインにノイズがのった場合でも論理回路処理において
ノイズ除去能力を有することになり、ノイズの多い環境
での通信方式に利用して大きな効果がある。
第１図は直列伝送方式による結線図、第２図は従来の直
列伝送方式に詮ける受信回路のブロック図、第３図はそ
のデータ転送のタイムチ・ヤード、第４図は本発明直列
伝送方式の第１の実施例を示す受信回路のブロック図、
第５図は本発明の一実施例のコードのタイムチャート、
第６図は第４図のタイムチャート、第７歯は本発明の第
２の実施例を示すブロック図、第８図は第７図のタイム
チャート、第９図は本発叫の第３の実施例を示すフロッ
ク図である。 １・・・データ入力端子、２・・・クロック端子、３・
・・シフトレジスタ、４，５．６・・・多数決回路、７
・・・デコーダ、８・・・ゲート、１０・・・カウンタ
、１１゜１２．１３・・・ゲート、１４・・・ノアゲー
ト、１５・・・発振器、１６・・・分局回路、１７．．
１Ｂ・・・セレクタ、１９１〜１９ｎ・・・＆４フリ、
グフロツノ、２０１〜２０ｎ・・・ドライバ、２１１〜
２１ｎ・・・負荷、３１・・・シフトレジスタ、３２，
３３，３４，３５，３６゜３７．３８・・・デコーダ、
３９・・・カウンタ、４０・・・分周回路、４１〜４８
・・・デコーダ。 第１図 第２図 − 第３図 第４図 第５図 ト３え士ｊト＋鯉− 第６図 （ム） ω） （ｒ＞ α） （Ｌｌｌ） （スン 第７図 第８図 Ｃｔ＋ ０乃 Ｃズ） Ｃイ） （ネ） 第９図 手続補正書慟式） 特許庁長官 殿 １ 事件の表示 昭和５６年 特許 願第１９９５０６ 号２、発明
の名称 直列伝送方式 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒−１０５） 東京都港区虎ノ門１丁目７ ｉ１２号
名称（０２９） 沖電気工業株式会社代表者
三 宅 正 男（＃１か１名）４代理人 住 所（〒１０５） 東京都港区虎ノ門５丁目８番４号
５ 補正命令の日付 明細書中温４頁、第１０頁、第１４頁を別紙のとおり補
正する。
列伝送方式に詮ける受信回路のブロック図、第３図はそ
のデータ転送のタイムチ・ヤード、第４図は本発明直列
伝送方式の第１の実施例を示す受信回路のブロック図、
第５図は本発明の一実施例のコードのタイムチャート、
第６図は第４図のタイムチャート、第７歯は本発明の第
２の実施例を示すブロック図、第８図は第７図のタイム
チャート、第９図は本発叫の第３の実施例を示すフロッ
ク図である。 １・・・データ入力端子、２・・・クロック端子、３・
・・シフトレジスタ、４，５．６・・・多数決回路、７
・・・デコーダ、８・・・ゲート、１０・・・カウンタ
、１１゜１２．１３・・・ゲート、１４・・・ノアゲー
ト、１５・・・発振器、１６・・・分局回路、１７．．
１Ｂ・・・セレクタ、１９１〜１９ｎ・・・＆４フリ、
グフロツノ、２０１〜２０ｎ・・・ドライバ、２１１〜
２１ｎ・・・負荷、３１・・・シフトレジスタ、３２，
３３，３４，３５，３６゜３７．３８・・・デコーダ、
３９・・・カウンタ、４０・・・分周回路、４１〜４８
・・・デコーダ。 第１図 第２図 − 第３図 第４図 第５図 ト３え士ｊト＋鯉− 第６図 （ム） ω） （ｒ＞ α） （Ｌｌｌ） （スン 第７図 第８図 Ｃｔ＋ ０乃 Ｃズ） Ｃイ） （ネ） 第９図 手続補正書慟式） 特許庁長官 殿 １ 事件の表示 昭和５６年 特許 願第１９９５０６ 号２、発明
の名称 直列伝送方式 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒−１０５） 東京都港区虎ノ門１丁目７ ｉ１２号
名称（０２９） 沖電気工業株式会社代表者
三 宅 正 男（＃１か１名）４代理人 住 所（〒１０５） 東京都港区虎ノ門５丁目８番４号
５ 補正命令の日付 明細書中温４頁、第１０頁、第１４頁を別紙のとおり補
正する。
Claims (1)
- 直列伝送方式において、“ｌ＃、“０”の２値付号をさ
らに複数の“１＃、“０＃からなるコードに記号化し、
受信側においては入力されるデータを逐次記憶していく
複数ピットの記憶回路と、その出力をデコードするデコ
ーダとデコーダの出力でカウントを開始する一カウンタ
と、そのカウンタの出力でデコーダの出力をサンプリン
グすることを特徴とする直列伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199506A JPS58101546A (ja) | 1981-12-12 | 1981-12-12 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199506A JPS58101546A (ja) | 1981-12-12 | 1981-12-12 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101546A true JPS58101546A (ja) | 1983-06-16 |
| JPH025064B2 JPH025064B2 (ja) | 1990-01-31 |
Family
ID=16408946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199506A Granted JPS58101546A (ja) | 1981-12-12 | 1981-12-12 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101546A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50702A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS5025787A (ja) * | 1973-05-31 | 1975-03-18 | ||
| JPS5187905A (ja) * | 1975-01-31 | 1976-07-31 | Nippon Electric Co |
-
1981
- 1981-12-12 JP JP56199506A patent/JPS58101546A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50702A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS5025787A (ja) * | 1973-05-31 | 1975-03-18 | ||
| JPS5187905A (ja) * | 1975-01-31 | 1976-07-31 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025064B2 (ja) | 1990-01-31 |
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