JPS58105376A - 停電時刻読取方式 - Google Patents
停電時刻読取方式Info
- Publication number
- JPS58105376A JPS58105376A JP56204029A JP20402981A JPS58105376A JP S58105376 A JPS58105376 A JP S58105376A JP 56204029 A JP56204029 A JP 56204029A JP 20402981 A JP20402981 A JP 20402981A JP S58105376 A JPS58105376 A JP S58105376A
- Authority
- JP
- Japan
- Prior art keywords
- time
- counter
- clock
- power outage
- clocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明拡、データ収集装置ｉ＃に於いて、停電時刻を処
理部で絖取って、停電期間中に欠落した処理事項の認識
等を行なう為の停電時刻読取方式に関するものである。
理部で絖取って、停電期間中に欠落した処理事項の認識
等を行なう為の停電時刻読取方式に関するものである。
データ収集装置は、例えば第１図に示すように、処理部
１．メモリ２．入出力制御部５及び時計部４を有し、時
計部４は電池等で無停電化し、時計部４からの時刻デー
タに従って処理部１は所定時間毎にデータ収集を行なう
ものである。このようなデータ収集装置に於いて、停電
になると、時針部４のみ無停電化されているので動作を
継続するが、他は消費電力が大きいこともあって動作が
停止される。そして停電回復により、時計部４が正常に
動作していることにより、再び処理部１は処理を継続す
ることができる。
１．メモリ２．入出力制御部５及び時計部４を有し、時
計部４は電池等で無停電化し、時計部４からの時刻デー
タに従って処理部１は所定時間毎にデータ収集を行なう
ものである。このようなデータ収集装置に於いて、停電
になると、時針部４のみ無停電化されているので動作を
継続するが、他は消費電力が大きいこともあって動作が
停止される。そして停電回復により、時計部４が正常に
動作していることにより、再び処理部１は処理を継続す
ることができる。
しかし、データ収集装置によっては、停電期間中に欠落
した処理参項を処理部１で認識する必要がある場合があ
る。その場合は停電時刻を処理部１で知る必要がある。
した処理参項を処理部１で認識する必要がある場合があ
る。その場合は停電時刻を処理部１で知る必要がある。
その為、例えば第２図に示すようにメモリ２を無停電化
することが考えられる。即ち時計部４から時刻データを
処理部１の制御によシメモリ２に書込み、一定時間毎に
繰返してメモリ２の時刻データを更新する。従って停電
に表ると、メモリ２への時刻データの書込みが停止され
るので、メモリ２の内容は停電時刻を示すものとなる。
することが考えられる。即ち時計部４から時刻データを
処理部１の制御によシメモリ２に書込み、一定時間毎に
繰返してメモリ２の時刻データを更新する。従って停電
に表ると、メモリ２への時刻データの書込みが停止され
るので、メモリ２の内容は停電時刻を示すものとなる。
この停電時刻は停電回復時に処理部１により読取ること
ができる。
ができる。
この従来例は、メモリ２の無停電化と、処理部１の制御
による時刻更新処理とが必要になり、処理部１の処理負
担が大きくなシ且つメモリ２の容量に対応したバックア
ップ電源を設けなければならない欠点がある。
による時刻更新処理とが必要になり、処理部１の処理負
担が大きくなシ且つメモリ２の容量に対応したバックア
ップ電源を設けなければならない欠点がある。
又Ｍ５図に示すように、時計部４ａ、４ｂ ＠設けて無
停電化し、時計部４ａは第１図に於ける時計部４と同様
に動作し、一時計部４ｂは停電検出部５により停電を検
出したとき、時計部４ｂの動作を停止させ、停電時刻を
保持させておき、停電回復により処理部１で時計部４ｂ
から停電時刻を読取るようにするもので、メモリ２への
時刻更新処理は必要でなくなる。しかし、２個の時計部
４ａ、４ｂを設けなければならず、又処理部１では２個
の時計部４α、４６をそれぞれ認識しなｉｄはならない
欠点がある。
停電化し、時計部４ａは第１図に於ける時計部４と同様
に動作し、一時計部４ｂは停電検出部５により停電を検
出したとき、時計部４ｂの動作を停止させ、停電時刻を
保持させておき、停電回復により処理部１で時計部４ｂ
から停電時刻を読取るようにするもので、メモリ２への
時刻更新処理は必要でなくなる。しかし、２個の時計部
４ａ、４ｂを設けなければならず、又処理部１では２個
の時計部４α、４６をそれぞれ認識しなｉｄはならない
欠点がある。
本発明は、１個の時計部で停電時刻の保持をも可能とす
ることを目的とするものである。以下実施例について詳
細に説明する。
ることを目的とするものである。以下実施例について詳
細に説明する。
第４図れ本発明の実施例の要部ブロック線図であシ、Ｇ
は処理部からのリード信号により時刻データを出力する
ゲート回路、ｃＴＲｌは例えば１分クロックによシ１分
単位、１０分単位、１時間単位。
は処理部からのリード信号により時刻データを出力する
ゲート回路、ｃＴＲｌは例えば１分クロックによシ１分
単位、１０分単位、１時間単位。
１０時時間位の時刻データを出力する時刻カウンタ、Ｏ
２０は基準の両速クロックを出力する発振器、１）Ｖは
高速クロックを分周し例えば１分クロックを出力する分
周回路、ＤＥＴは停電検出部、ＦＦ１゜ＦＦ２はフリッ
プ７０ツブ、ＣＴＲ２は停電期間中１分クロックをカウ
ントアツプし、停電回復にょシ高速クロックをダウンカ
ウントするカウンタ、０１〜Ｇ４はアンド回路、Ｇ５．
に６はオア回路、Ｇ７Ｉｆ′ｉノア回路である。
２０は基準の両速クロックを出力する発振器、１）Ｖは
高速クロックを分周し例えば１分クロックを出力する分
周回路、ＤＥＴは停電検出部、ＦＦ１゜ＦＦ２はフリッ
プ７０ツブ、ＣＴＲ２は停電期間中１分クロックをカウ
ントアツプし、停電回復にょシ高速クロックをダウンカ
ウントするカウンタ、０１〜Ｇ４はアンド回路、Ｇ５．
に６はオア回路、Ｇ７Ｉｆ′ｉノア回路である。
第５図は動作駁明図であシ、（α）〜（ｊ）は第４図の
各部の信号α〜ｉの一例の波形を示すものである。
各部の信号α〜ｉの一例の波形を示すものである。
処理部からのリード信号ｆによシフリップフロップＦＦ
１はリセットされ、又分周回路ＤＶがらの１分りロック
ｂはアンド回路Ｇ１ とオア回路Ｇ５を介してカウンタ
ＣＴＲ１のカウントクロックｄとなり、カウンタＣＴｌ
１１のカウント内容は前述の如く時刻データとなシ、リ
ード信号ｆによってゲート回路Ｇが開かれて処理部によ
シ時刻データが読取られる。
１はリセットされ、又分周回路ＤＶがらの１分りロック
ｂはアンド回路Ｇ１ とオア回路Ｇ５を介してカウンタ
ＣＴＲ１のカウントクロックｄとなり、カウンタＣＴｌ
１１のカウント内容は前述の如く時刻データとなシ、リ
ード信号ｆによってゲート回路Ｇが開かれて処理部によ
シ時刻データが読取られる。
停電が時刻ｔ１に生じたとすると、停電検出部ＤＥＴか
らの検出信号ａが＠１＃となり、フリップフロップＦＦ
１がセットされる。従ってＱ端子出力Ｃは第５図（１）
）に示すように″１′となり、ノア回路ＧＶ’の出力は
″０”となってアンド回路Ｇ１は閉じられ、フリップフ
ロップＦＦ２のＱ端子出力ｇも＠ＩＯ″′であるから、
カウントクロックｄはカウンタＣＴＲ１に加えられなく
なる。即ち停電時刻がカウンタＣＴＲ１に保持される。
らの検出信号ａが＠１＃となり、フリップフロップＦＦ
１がセットされる。従ってＱ端子出力Ｃは第５図（１）
）に示すように″１′となり、ノア回路ＧＶ’の出力は
″０”となってアンド回路Ｇ１は閉じられ、フリップフ
ロップＦＦ２のＱ端子出力ｇも＠ＩＯ″′であるから、
カウントクロックｄはカウンタＣＴＲ１に加えられなく
なる。即ち停電時刻がカウンタＣＴＲ１に保持される。
又７リツプフロツプＦＦ１のＱ端子出力Ｃが１１＃とな
ることによシ、１分りロックｂがアンド回路Ｇ３．オア
回路Ｇ６を介してカウントクロック−となる。又フリッ
プフロップＦＦ２のＱ端子出力が“１”であるので、カ
ウンタＣＴＲ２＄１１アップカウントモードとなり、カ
ウントクロック−管カウントアツプする。即ち時刻カウ
ンタＣＴＲ１の代わシに１分りロックｂをカウントする
。
ることによシ、１分りロックｂがアンド回路Ｇ３．オア
回路Ｇ６を介してカウントクロック−となる。又フリッ
プフロップＦＦ２のＱ端子出力が“１”であるので、カ
ウンタＣＴＲ２＄１１アップカウントモードとなり、カ
ウントクロック−管カウントアツプする。即ち時刻カウ
ンタＣＴＲ１の代わシに１分りロックｂをカウントする
。
時刻ｔ２に停電回復すると、検出信号ａｉｄ第５図（→
に示すように“０”となる。時刻ｔ２以後、処理部が停
電時刻を読みとる信号ｆによりフリップフロップＦＦ１
はリセットされ、Ｑ端子出力ｃ Ｈ＠ｏ”となる。又フ
リップフロップＦＦ２はセットされ、Ｑ端子出力ｇは“
１″、ル端子出力（は”０″とな）、カウンタＣＴＲ２
はダウンカウントモードとなる。
に示すように“０”となる。時刻ｔ２以後、処理部が停
電時刻を読みとる信号ｆによりフリップフロップＦＦ１
はリセットされ、Ｑ端子出力ｃ Ｈ＠ｏ”となる。又フ
リップフロップＦＦ２はセットされ、Ｑ端子出力ｇは“
１″、ル端子出力（は”０″とな）、カウンタＣＴＲ２
はダウンカウントモードとなる。
従って高速クロックがアンド回路Ｇ２．オア回路Ｇ５を
介してカウントクロックｄとなると共に、アンド回路Ｇ
４．オア回路Ｇ６を介してカウントクロック−となる。
介してカウントクロックｄとなると共に、アンド回路Ｇ
４．オア回路Ｇ６を介してカウントクロック−となる。
カウンタＣＴＲ２は停電期間中に１分クロックをアップ
カウントし、停電回復゛により高速クロックをダウンカ
ウントし、ボロー信号ｋが出力されると７リツプフロツ
プＦＦ２はリセットされ、Ｑ端子出力ｇは＠０＃となυ
、フリップフロップＦＦ１モリノ セット状態であるから、アンド回路Ｇ１は開かれ、アン
ド回路０２〜Ｇ４は閉じられて、１分クロックｂが時刻
カウンタＣＴＲ１のカウントクロックｄとなる。即ち停
電期間中にカウンタＣＴＲ２に加えられた１分りロック
ｂの数だけの高速クロックが時刻カウンタＣＴＲ１に停
電回復と同時に加えられるので、時刻カウンタＣＴＲ１
の内容は再び正常な時刻データを示すものとなる。
カウントし、停電回復゛により高速クロックをダウンカ
ウントし、ボロー信号ｋが出力されると７リツプフロツ
プＦＦ２はリセットされ、Ｑ端子出力ｇは＠０＃となυ
、フリップフロップＦＦ１モリノ セット状態であるから、アンド回路Ｇ１は開かれ、アン
ド回路０２〜Ｇ４は閉じられて、１分クロックｂが時刻
カウンタＣＴＲ１のカウントクロックｄとなる。即ち停
電期間中にカウンタＣＴＲ２に加えられた１分りロック
ｂの数だけの高速クロックが時刻カウンタＣＴＲ１に停
電回復と同時に加えられるので、時刻カウンタＣＴＲ１
の内容は再び正常な時刻データを示すものとなる。
以上説明したように、不発明社、１分りロックｂ４のク
ロックをカウント計て時刻データを出力する時刻カラ／
りＣＴＲ１と、停電検出によって時刻カウンタＣＴＲ１
のクロックのカウントを停止して、時刻カウンタＣＴＲ
１の代わシに１分りロックｂ等のクロックをカウントす
るカウンタＣＴＲ２とを備え、停電回復時に時刻カウン
タＣＴＲ１に保持された停電時刻データを処理部で読取
り、且つカウンタＣＴＲ２のカウント内容だけ高速クロ
ックを時刻カウンタＣＴＲ１に加えるもので、時刻カウ
ンタｃｒｒｔ１１ｄ、通常の時刻データを出力すること
ができると共に、停電時は、クロックのカウントを停止
することにより停電時刻データを保持することができる
ものとなシ、又停電回復により停電期間に相当するクロ
ック数の高速クロックをカウントして正常の時刻を示す
内容に復帰することができる０例えば時刻カウンタＣＴ
Ｒ１が１分クロックをカウントすることによシ時刻デー
タを出力する場合、高速クロックを例えば１００ｆ＃ｚ
とすれば、１０時間停電の場合でも、時刻カウンタＣ
ＴＲ１が高速クロックのカウントによシ正常の時刻を示
すように復帰するのＪｒｌ、６ｍＳで済むことになり、
１分クロックの１１ｉ！ｉ１期内で正常の時刻に復帰す
ることができる。又本発明は、第４図に示すＳ成のみに
限定されるものではなく、種々の論理構成を採用するこ
とができる。
ロックをカウント計て時刻データを出力する時刻カラ／
りＣＴＲ１と、停電検出によって時刻カウンタＣＴＲ１
のクロックのカウントを停止して、時刻カウンタＣＴＲ
１の代わシに１分りロックｂ等のクロックをカウントす
るカウンタＣＴＲ２とを備え、停電回復時に時刻カウン
タＣＴＲ１に保持された停電時刻データを処理部で読取
り、且つカウンタＣＴＲ２のカウント内容だけ高速クロ
ックを時刻カウンタＣＴＲ１に加えるもので、時刻カウ
ンタｃｒｒｔ１１ｄ、通常の時刻データを出力すること
ができると共に、停電時は、クロックのカウントを停止
することにより停電時刻データを保持することができる
ものとなシ、又停電回復により停電期間に相当するクロ
ック数の高速クロックをカウントして正常の時刻を示す
内容に復帰することができる０例えば時刻カウンタＣＴ
Ｒ１が１分クロックをカウントすることによシ時刻デー
タを出力する場合、高速クロックを例えば１００ｆ＃ｚ
とすれば、１０時間停電の場合でも、時刻カウンタＣ
ＴＲ１が高速クロックのカウントによシ正常の時刻を示
すように復帰するのＪｒｌ、６ｍＳで済むことになり、
１分クロックの１１ｉ！ｉ１期内で正常の時刻に復帰す
ることができる。又本発明は、第４図に示すＳ成のみに
限定されるものではなく、種々の論理構成を採用するこ
とができる。
第１図、第２図、第６図は従来の時計部を備えたデータ
収集装置の要部ブロック線図、第４図は本発明の実施例
のブロック線図、第５図は動作説明図である。 ＣＴＲ１は時刻カウンタ、Ｇはゲート回路、Ｏ２０は発
振器、Ｄｒは分周回路、ＣＴＲ２はカウンタ、ＦＦ１．
ＦＦ２は７リツプフロツプ、Ｉ）ＥＴは停電検出部であ
る。 特許出願人富士通株式会社
収集装置の要部ブロック線図、第４図は本発明の実施例
のブロック線図、第５図は動作説明図である。 ＣＴＲ１は時刻カウンタ、Ｇはゲート回路、Ｏ２０は発
振器、Ｄｒは分周回路、ＣＴＲ２はカウンタ、ＦＦ１．
ＦＦ２は７リツプフロツプ、Ｉ）ＥＴは停電検出部であ
る。 特許出願人富士通株式会社
Claims (1)
- 停電時刻を保持して停電回復時に該停電時刻を処理部で
読取る方式に於いて、クロックをカウントして時刻デー
タを出力する時刻カウンタと、停電検出により前記時刻
カウンタのクロックのカウントを停止して停電時刻デー
タを保持し、且つ該時刻カウンタの代わりに前記クロッ
クをカウントするカウンタとを備え、停電回復時に前記
時刻カウンタに保持された停電時刻データを前記処理部
で読取り、且つ前記カウンタのカウント内容だけ高速ク
ロックを前記時刻カウンタに加えることを特許とする停
電時刻読取方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204029A JPS58105376A (ja) | 1981-12-17 | 1981-12-17 | 停電時刻読取方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204029A JPS58105376A (ja) | 1981-12-17 | 1981-12-17 | 停電時刻読取方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105376A true JPS58105376A (ja) | 1983-06-23 |
Family
ID=16483574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204029A Pending JPS58105376A (ja) | 1981-12-17 | 1981-12-17 | 停電時刻読取方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195025A (en) * | 1991-02-21 | 1993-03-16 | Texas Instruments Incorporated | System and method for dynamic change of computer system and subsystem time-of-day clocks |
-
1981
- 1981-12-17 JP JP56204029A patent/JPS58105376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195025A (en) * | 1991-02-21 | 1993-03-16 | Texas Instruments Incorporated | System and method for dynamic change of computer system and subsystem time-of-day clocks |
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