JPS58106464A - グリツチ検出測定器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の背景〉 この発明は論理回路において、例えば二つの入力の遅延
誤差によシゲートの出力側に発生する、本来は発生すべ
きでない幅の狭いひげ状の糾った信号、いわゆるグリッ
チを検出し、かつその幅を測定するグリッチ検出測定器
に関する。

従来、劇理回路の動作を解析するいわゆるロジックアナ
ライザにおいては被試験論理回路の各部の出力のデータ
波形を、陰極線管表示器の弄示面に懺示してその論理回
路が正しく動作しているか否かを観察している。その場
合、従来においてグリッチの検出回路を設け、表示画面
上に現われたデータを見てグリッチと判定していた。し
かしグリッチの大きさ、つまシ幅を測定しているものは
なく、このため被試験論理回路よ多発生するグリッチを
見てその動作誤シなどを解析する場合には不充分でアシ
、グリッチの検出と共にグリッチの幅を測定することが
望まれている。グリッチは一般に非常に幅が狭く、周期
的乃至非周期的であるが、通常１，０が繰返して現われ
るようなデータに混ってグリッチが発生しているため、
そのグリッチの幅を実時間で測定することは困難であっ
た。

つまシ従来知られている幅の短かいパルスの幅を測定す
る手段によってグリッチの検出と共にそのグリッチの幅
を測定することは困難であった。従ってあえてグリッチ
の幅を測定するには、従来においてはロジックアナライ
ザによシ各部のデータを表示画面上に表示すると共に従
来のグリッチ検出器によりグリッチを検出した場合、そ
のグリッチの大きさを表示する場合には一般に更にシン
クロスコープを用意し、これに入力データを供給すると
共に、前記検出したグリッチの位ＩＷをロジックアナラ
イザ上の表示画面から推定してシンクロスコープにトリ
ガをかけてシンクロスコープの表示面上にグリッチを拡
大表示してその幅を測定することができるが、このよう
なことは二つの測定器を必要とし、更に操作が非常に煩
雑となる。

〈発明の概袂〉 この発明の目的はグリッチの検出と同時に、そのグリッ
チの幅を測定することができるグリッチ検出測定器を提
供することにある。

この発明によればサンプリングクロック周期の１の周期
の遅延量で順次遅延されたＮ点の出力を得る遅延手段と
、Ｎビットのレジスタとが設けられ、例えば入力２進デ
ータが前記遅延手段に入力されてサンプリング周期のＮ
の周期ずつ順次ずれたデータがサンプリングクロック周
期ごとに上記レジスタに取込まれる１、その取込まれた
レジスタにおけるＮビットのデータが全部１又は全部０
以外のデータであるか否かを判定し、全部１又は全部０
以外のデータの場合はその時入力されたデータはグリッ
チと判定し、かつそのＮビットのデータ中の連続する１
又は０の数をグリッチの幅として判定する。

このようにして入力データのグリッチの検出と同時にグ
リッチの幅を実時間で測定することができる。しかもそ
の測定は頗る簡単に行うことができる。このようなグリ
ッチ検出測定器はロジックアナライザと共に用いられ、
或はロジックアナライザに内蔵されて用いられる。その
場合、ロジックアナライザにおいては入力データはサン
プリングクロックでサンプリングされてそのサンプリン
グクロックに同期したデータに変換されて表示画面に表
示されるが、その表示画面上の表示データ中の対応する
位１ｄに、検出したグリッチを表示し、かつグリッチの
幅を数値表示する。このようにすることによって一つの
表示器でデータの状態の表示とグリッチの表示とを行な
うことができる。

なおＮ個の入力データよシそのサンプリングクロックの
周期の１順次ずれたＮ個のデータを得るには入力データ
を遅延する替シにサンプリングク０ツクをＮずつ遅延手
段で順次遅延させ、その遅延されたサンプリングクロッ
クによシ入カデータをサンプリングしてもよい。またレ
ジスタに得られたＮ個のデータがグリッチか否かの判定
はハードウェアでやってもよく、或はソフトウェアでや
ってもよく、更にグリッチの幅の判定もハードウェアで
もソフトウェアでも行ってよい。

ロジックアナライザに付加して用いる場合は入力データ
をサンプリングクロックでサンプリングしたデータを記
憶するデータメそりと、前記レジスタに得られたＮビッ
トのデータを記憶するグリッチメモリとが設けられる。

グリッチは一般は正側と負側とイＩＩｊれに発生するか
不明であるため、正側のグリッチ検出手段と負側のグリ
ッチ検出手段とが設けられ、これと対応してグリッチメ
モリも二つ設けられる。これらデータメモリ、グリッチ
メモリに対し、同一アドレスによシデータやグリッチが
それぞれ記憶され、そのグリッチメモリより読出したデ
ータについてグリッチか否かを判定し、かつグリッチ幅
を判定し、そのグリッチの入力データ中の対応する位置
、つま如そのグリッチメモリの胱出しアドレスと同一ア
ドレスで、その判定結果のグリッチの幅を編集メモリに
記憶し、その後前記データメモリと前記編集メモリとを
同時に読出して表示器に供給してデータとグリッチ及び
グリッチの幅とを同時に表示する。

〈従来のグリッチ検出回路〉 次に図面を参照して詳細に説明しよう。第１図は従来の
グリッチ検出回路を示し、入力データは入力端子１１よ
シ分岐回路１２に入力され、分岐回路１２において入力
データと同一極性の出力と逆極性の出力とに分岐される
。これら分岐出力はそれぞれ極性反転してＡＮＤ回路１
３．１４の一方の入力にそれぞれ入力される。ＡＮＤ回
Ｗｆｒ１３．１４はフリップフロップ１５のリセット端
子及びセット端子にそれぞれ与えられる。フリップフロ
ップ１５のＱ出力はＤ型フリップフロップ１６のデータ
端子りに与えられ、Ｄ型フリップフロップ１６のクロッ
ク端子ＣＫには端子１７よシサンプリングクロツクが入
力されて、フリップフロップ１５のＱ出力を取込むよう
にされている。フリップフロップ１６のＱ、Ｑ出力はそ
れぞれＡＮＤ回路１４．１３に反転して与えられている
。

今、入力端子１１に第２図人に示すような入力データが
与えられ、この入力デ〜り中にグリッチ１８が存在して
いるとする。この入力データに対して端子１７に与えら
れるサンプリングクロックは一般に非同期であり、かつ
入力データのクロックよυは短かいクロック周期でおる
。グリッチ１８は一般に入力データの幅やサイ、プリン
グクロックの周期に比べて幅が小さいものである。この
グリッチ１８が入力されるとその入力された時点ｔ１に
おいてフリップフロップ１５がセットされ、そのＱ出力
は第２図Ｃに示すように高レベルとなシ、その冒レベル
は時点ｔｌの直後のサンプリングクロックによってフリ
ップフロップ１６に取込まれ、フリップフロップ１６の
Ｑ出力は紀２図りに示すように時点ｔ２で１昭レベルと
なり、従ってフリップフロップ１６のり出力は第２図Ｅ
に示すように時点ｔ２で低レベルとなる。このＱ出力に
よ漫フリップフロップ１５はリセットされる。従って次
のサンプリングクロックの発生時点ｔ８ではフリップフ
ロップ１６のＱ出力は第２図りに示すように低レベルと
なる。

次に時点ｔ４において入力データが高レベルになるとフ
リップフロップ１５が再びセットされてそのＱ出力は第
２図Ｃに示すように高レベルとなシ、これが次のサンプ
リングクロックによシ時点ｔ５においてフリップフロッ
プ１６に取込まれる。以下同様の動作が行われる。この
フリップフロップ１６のＱ出力が樹示器の表示画面上に
表示され、一般に先に述べたようにグリッチ１８はサン
プリングクロック周期よシ狭く、データはサンプリング
クロック周期よシも広いためその表示画面のデータを見
れば１サンプリング周期のみのデータはグリッチとして
考えることができ、つ“まジグリッチが検出される。こ
の判定は測定操作員が表示画面を見て行う。

このようにグリッチ検出は従来においても行うものがあ
ったが、グリッチの幅を測定することは行われていなか
った。この幅を測定するには例えば第２図りのデータを
表示画面上で観察してグリッチと判定した個所に対応す
る位置でシンクロスコープにトリガをかけてそのグリッ
チ部分のみを同ＭＬでシンクロスコープに表示し、その
表示画面上に現われた幅によりグリッチの幅を測定する
。

このような測定は測定操作員にとって手間がかかり、か
つそのロジックアナライザと他に高価なシンクロスコー
プを必要とし、つまシ筒価な測定器を二つも必要とする
。

また従来において、孤立した狭いパルスの幅、つまり短
かい時間幅を測定する装置′が各柚提案されている。そ
のような短時間測定装置Ｗを用いてグリッチの前縁と後
縁との時間間隔を測定することが考えられるが、グリッ
チは入力データに混って現われるため、グリッチのみを
分離する必要があり、従って従来の時間幅測定装置を利
用して実時間でグリッチを測定することは困難であり、
しかも従来の短かい時間幅測定装置はかなシ核雑で高１
曲なものであった。しかもそのために一般にサンプリン
グクロックを高速化、例えば５００ＭＨｚのように線速
とし検出能力を２ｎ秒まで昼めたりしているが、このよ
うにすると特殊な沖１路を必要とし、つまり高速度で動
作する論理回路を必要とし非常に高価となり、かつ処理
時間も長く彦る。

〈発明の原理の要部〉 第３図はこの発明によるグリッチ検出測定器の狭部の原
理を示す。入力端子２１よシの入力データは、同軸ケー
ブルやストリップ線路のような受動累子で構成された遅
延手段２２の一端に入力される。遅延手段２２はサンプ
リングクロック周期Ｐの１ずつ順次遅延されたＮ個の出
力点を持っておシ、第３図においては１１乃至１１ｏの
出力点を持っておυ、これらのうち出力点１１乃至１９
の九つの出力点よシ、入力データをサンプリング周期Ｐ
の１　つまりこの例では」−周期ずつ順次遅延Ｎゝ　　
　　　　　　　　　　　　　　１０されたデータが得ら
れる。入力データの後縁でその時の遅延手段２２におけ
る各出力点のデータをラッチ回路２３にラッチする。つ
ｌ）入力端子２１の入力データはラッチ回路２３のクロ
ック端子ＣＫにも与えられており、またラッチ（回路２
３はサンプリング周期でリセットされる。この例で遅延
手段２２の最大遅延の出力点１１ｏの出力がラッチ回路
２３のリセット端子Ｒに与えられている。遅延手段２２
の出力点１１乃至１１１の九つの出力はラッチ回路２３
の９つのデータ端子りに入力される。

入力端子２１の入力データは一般にロジックアナライザ
などに対する入力としても利用されるため、端子２１の
入力データｉｔ　Ｄ　ｗフリップフロップ２４のデータ
端子りにも与えられておυ、端子２５よシのサンプリン
グクロックによ多入力端子２１のデータが読込まれてフ
リップフロップ２４のＱ出〈第３図の動作〉 例えば第４図Ａに示すように端子２５に与えられるサン
プリングクロックの周期をＰとすると、遅延手段２２に
おける各出力点の隣接するもの間における遅延時間はヱ
となる。端子２１に第４０ 図Ｂに示すようなグリッチが入力されると、その出力点
１１，１２．１８．１４には第４図Ｃ，Ｄ、Ｅ。

Ｆに示すように順次−と−の時間ずれた出力が得ら０ れ、グリッチの後縁が入力端子２１に達するとその時点
ｔｌにおいて遅延手段２２の各出力点の状態がラッチ回
路２３にラッチされる。従ってこの例においては出力点
１１乃至１４の出力は１として、出力点１５乃至１ｓの
出力は０としてラッチ回路２３内に示すような９つのデ
ータが入力される。

もし入力端子２１に入力されるデータがグリッチでなく
正しいデータの場合にはそのデータの長さがサンプリン
グ周期Ｐよシ長いため、データの後縁によって遅延手段
２２の各出力点の出力がラッチ回路２３にラッチされた
時、ラッチ回路２３の内容はすべて１となる。従ってラ
ッチ回路２３にラッチしたデータのすべてが１の場合は
グリッチではなく正しいデータと判定する。つまりラッ
チ回路２３の内容が全部１又は全部Ｏ以外の場合はその
時ラッチ回路２３に入力されているデータはグリッチと
して検出し、かつそのグリッチの長さはラッチ回路２３
における連続する１の長さの数によって決定できる。ま
たラッチ回路２３の内容は遅延手段２２の最終遅延出力
点１１ｏより入力データの前縁によってリセットされる
。このようにしてグリッチをサンプリングクロック周期
Ｐの」−の精度で検出し、かつその幅を測定すること０ が可能となる。

〈実施例〉 次にこの発明によるグリッチ検出測定器の具体例を第５
図について説明しよう。入力端子２１よシの入力データ
は分岐回路２７によυ入力データと同一極性の信号と逆
極性の信号とに分岐され、同一極性のデータは遅延手段
２２＆に入力され、逆極性のデータは遅延手段２２ｂに
入力される。

これら遅延手段２２ａ、２２ｂは第３図に示したものと
同様の構成であシ、複数の出力点、この例では９つの出
力点を持ってお）、それぞれ入力データの後縁において
遅延手段２２ａ　、２２ｂの各出力点の遅延データがラ
ッチ回路２３ａ　、２３ｂにそれぞれラッチされるよう
に構成されている。

このラッチ回路２３ａ　、２３ｂにラッチされた、この
例では９ビツトのデータは一時メモ！ｊ　２８　ａ、２
８ｂＫ端子２５のサンプリングクロックによって取込萱
れる。入力端子２１よりの入力データは端子２５のサン
プリングクロックによりＤ型フリップフロップ２４に取
込まれ、このフリップフロップ２４のＱ出力、一時メモ
リ２８ａ、２８ｂの各９ピツトデータはデータメモリ３
１、グリッチメモリ３２．３３に同一アドレスで指定さ
れて書込まれる。このアドレスの発生のために端子２５
よシのサンプリングクロックはアドレスカウンタ３４に
て計数されており、アドレスカウンタ３４の内容がメモ
リ３１，３２．３３にそれぞれアドレスとして与えられ
る。データメモリ３１は１ワ−ド１ピット構成とされ、
グリッチメモリ３２゜３３はそれぞれ１ワード９ビツト
、つｔｂラッチ回路２３ａ、２３ｂの各ラッチデータの
ビット数と同一に構成される。

このグリッチメモＩＪ　３２　、３３に対する誓込みが
終った後においてサンプリングクロック周期Ｐの１　こ
の世］では−Ｌ経過しない間にラッチ回路Ｎゝ　　　　
　　　　　　１０ ２３ａ、２３ｂをリセットする。即ち端子２５のクロッ
クパルスは遅延回路３５を１し、史にＯＲゲート３６を
通じて単安定マルチバイブレータ３７に与えられ、単安
定マルチバイブレータ３７の出力によシラツチ回路２３
ａ　、２３ｂがリセットされる。また最初の起動時及び
９丁定量のデータを取込んだ状態、例えばメモリ３１乃
至３３に対し、それぞれそのすべてのアドレスへの書込
みを終了した時点において端子３８よシパルスをアドレ
スカウンタ３４及びゲート３６に与えてアドレスカウン
タ３４をリセットし、か２′クラッチ路２３ａ、２３ｂ
’にリセットする。なおデータメモリ３１に対するデー
タの簀込みとグリッチメモリ３２゜ため入力端子２１と
フリップフロップ２４との間に必要に応じて遅延回路３
９を挿入する。またメモリ３１乃至３３に対する誓込み
指令は端子２５のサンプリングパルスをこれらメモリの
読書き制御端子Ｗ几に与えることによってサンプリング
パルスが与えられた時のみ書込み状態にする。

この例においてはこのようにして書込まれたグリッチ３
２．３３の内容を読出してソフトウェアでグリッチか否
かの判定及びグリッチの幅を検出する。このためいわゆ
るマイクロコンピュータ４１が設けられ、マイクロコン
ピュータ４１よシアドレスバス４２にアドレスを与えて
メモリ３１乃至３３をアドレス指定して臨出し、それぞ
れ読出されたデータはデータバス４３を通じてマイクロ
コンピュータ４１内に取込み、その取込んだ内容に応じ
てグリッチか否かを判定し、かつグリッチと判定した場
合はグリッチの幅を判定し、その判定結果をデータバス
４３を通じて編集メモリ４４に誓込む。その際のアドレ
スはそのグリッチデータをグリッチメモＩＪ　３２　、
３３から読出す際のアドレスと同一アドレスとする。こ
の例においてはラッチ回路２３ａ　、２３ｂは９ピツト
であシ、従って最大検出グリッチの長さは８ビツトであ
り、編集メモリ４４には正のグリッチか負のグリッチか
のサインも記憶されるため、１ワード５ビツトのデータ
として判定したグリッチの内容が記憶される。このよう
にして記憶されたグリッチはデータメモリ３１及び編集
メモリ４４が同時に読出されて表示器４５に与えられ、
その表示画面上に表示される。

〈第５図の動作〉 例えば第６図Ａに示すように時点ｔｌに端子３８から初
期起動パルスが与えられるとアドレスカウンタ３４はリ
セットされ、かつラッチ回路２３＆、２３ｂはリセット
される。この状態で入力端子２１から第６図Ｂに示すよ
うな入力データが入力され、また端子２５から第６１Ｃ
に示すようなサンプリングクロックが入力される。その
サンプリングクロックの立上シによシ第５図の入力端子
２１の入力データは７リツプフロツプ２４に読込まれ、
そのフリップフロップ２４の出力は第６図りに示すよう
になる。先に述べたようにラッチ回路２３ａ、２３ｂに
おいては入力データの立下シごとにラッチされる。つま
り第６図ＢにおいてデータＤ１は時点ｔ】の立下シでラ
ッチ回路２３ａ内にラッチてれており、また部子２５の
サンプリングクロック（第６図Ｃ）の各立上りでラッチ
回路２３ａ。

２３ｂのデータは一時メモリ２８ａ、２８ｂにそれぞれ
移される。従ってデータｐ＋に対して取込まれたラッチ
回路２３＆の内科は次のサンプリングクロックの立上シ
時点ｔ２において一時メモリ２８ｂに取込甘れ、その直
後に単安定マルチバイブレータ３７よシの第６図Ｆに示
すパルスによりラッチ回路２３ａ　、２３ｂはリセット
される。従って一時メモリ２８ａには第６図Ｇに示すよ
うにデータＤＩに対応するデータが時点ｔ２において書
込まれている。同様にしてデータＤ２はその立下り時点
ｔａでラッチ回路２３ａｌＣｊｉ込まれ、その内在は次
のサンプリングクロックの立上り時点上４において第６
図Ｇに示すように一時メモリ２８ａに１４込まれる。

一方、分岐回路２７よりの入力と逆極性の出力データは
第６図Ｈに示すように第６図Ｈのデータと反転したもの
となっておシ、これも各データの立下りにおいてラッチ
回路２３ｂに対しラッチされ、そのラッチした内容はそ
の直後のクロックの立上りで一時メモＩＪ　２８　ｂに
書込まれ、その内容は第６図工に示すようになる。こ＼
で負のグリッチに対応したデータＤ８１の立下り時点ｔ
５の次のサンプリングクロックの立上り時点でラッチ回
路２３ｂの内容が一時メモリ２８ｂに第６図工に示すよ
う　・に時点ｔ６で書込゛まれる。

フリップフロップ２４、一時メモリ２８　ａ　、２８ｂ
の各内容はサンプリングクロックの各反転された第６　
ｒｙｔ　Ｅに示すクロックの各立上りにおいてメモＩＪ
　３１　、３２　、３３にそれぞれ畳込オれる。アドレ
スカウンタ３４の内容は第１図Ｊに示すように各クロッ
クの計数によって０．１，２．３・・・と１１１次更新
され、そのアドレスにより指示されて各アドレス位置に
はそれぞれ第６図に、Ｌ、Ｍに示すデータが誓込まれる
。このようにしてメモリ３１内にすべてのアドレスに対
する誓込みが終了すると先に述べたようにメモリ３１乃
至３２をマイクロコンピュータで読み出してグリッチを
検出してそのグリッチの幅を判定する。

〈グリッチ判定処理〉 この判定操作は第７図に示すような動作によって行われ
る。即ち編集開始指令によって、νずステップＳ１にお
いてデータメモリ３１の内容は編集メモリ４４内に転送
される。次にステップＳ２においてグリッチメモリ３２
の内容が１１次読出されてその読出された各アドレスに
ついての９ピツトのグリッチデータがすべて１か否かが
判定され、ずべて１でガい場合はステップＳ８に移って
この９ビツトのグリッチデータがすべて０か否かが判定
される。これらステップＳ２．Ｓ８において９ビツトデ
ータがすべて１である場合、又は０である場合において
はステップＳ４に移シ、今、読み出したデータがメモリ
の最後のアドレスか否かの判定が行われる。一方、ステ
ップＳ８において胱出したデータがすべてＯでない場合
はステップＳ５においてグリッチと判定し、その時の連
続する１の数を数えてその数をグリッチの長さく幅）と
して、ステップＳ６においてその時読出したメモリ３２
のアドレスと同一アドレスで編集メモリ４４に書込む。

この書込みの後ステップＳ４に移る。ステップＳ４にお
いて最終アドレスでない場合はステップＳ２に戻ってグ
リッチメモリ３２の次のアドレスを読出して同様のこと
を行う。

ステップＳ４においてグリッチメモリ３２に対する最終
アドレスの読出しが終ったことが検出されると、ステラ
１Ｓ丁に移シ、グリッチメモリ３３に対する胱出しが行
われ、その内容がすべて１か否か判定され、すべて１で
ない場合はステップＳ８においてそれがすべて０か否か
判定され、すべて０でない場合、即ち、今耽出したデー
タに少くとも一つの１が含まれている場合はステップＳ
９においてグリッチと判定され、その連続する１の数が
計数され、これは負のグリッチとしてその計数値が、グ
リッチの幅として、ステップ８１０において１１１ｉ集
メモリ４４の対応するアドレスに書込まれる。

この書込みの佼、又ステップ８７　、Ｓ８においてそれ
ぞれすべて１或はすべて０と判定された場合においては
ステップＳ１１に移ってその時読出したアドレスがメモ
リ３３のアドレスが最終値になったか否か判定され、最
終値になってい女い場合はステップＳ７に戻ってそのア
ドレスを１歩進して同様の動作が行われ、ステップＳｌ
ｌにおいて最終アドレスとなった場合はその編集処理を
終了とする。

このようにして編集メモリ４４には入力データをサンプ
リングクロックで波形成形したものと、各検出したグリ
ッチ及びその幅がその入力データ中の位置と対応して（
サンプリングクロックの精度）記憶される１、この編集
メモリ４４に記憶された各データと検出されたグリッチ
及びその幅は必要に応じて順次読出されて表示器４５に
供給される。この胱出しデータは例えば第６図の場合、
紀６１ンＩＮに示すようになシ、第６図Ｂ中のデータＤ
２は正のグリッチと判定されてこれが第６図Ｎにグリッ
チＧ１として細い正パルスとして表示されると共にグリ
ッチ幅としてその１の数３がグリッチＧ１の下に表示さ
れる。また第６図Ｎ中のデータＤＢ＋は負のグリッチと
して判定ざＪｚ、これが第６図Ｎ中にグリッチＧ２とし
て負側に細いパルスとして表示され、まだその直下にグ
リッチの幅３が懺示される。

第６図Ｂ中のデータＤ】、Ｄ４はそれぞれ編集メモリか
ら読出されたものは第６図Ｎ中のデータＩ）ｌ’、Ｄ４
１　　として表示される。グリッチＧｌはデータグリッ
チＧ２はデータＤ４’中に位置し、幅は−１０−Ｐであ
ることが表示器４５の表示を見て判定できる。

つまりデータとグリッチとが実時間上にその対応する位
置において検出グリッチが表示され、かつそのグリッチ
の幅も一つの表示器に表示きれる。

〈グリッチの各イ１０検出状態〉 次に前記グリッチ検出の場合における各種のグリッチ発
生状態について検討する。即ち例えば第８図ＩＢに示す
ようなグリッチＧ　１　、Ｇ２　、Ｑｓ　、Ｇ４が順の
後縁の時点１＋においてグリッチＧｌに対応した内容の
データがラッチ回路２３＆にｆｇ８図Ｑに示すように書
込筐れ、次のリセットパルス（第８図Ｆ）−１２でラッ
チ回路２３ａにグリッチＧ１の内容が保持される。その
リセットされる前において、直後のサンプリングクロッ
ク（第８図Ｃ）の立上多時点ｔ２において一部メモリ２
８ａに第８図Ｇに示すように書込まれる。

ｈも８図Ｂ中のグリッチＧ２はその立下シ時点ｔ８はサ
ンプリングクロック（第８図Ｃ）の立上シ時点とはソ一
致しているためこのグリッチＧ２の後縁によってラッチ
回路２３ａに対するラッチが終了した後にサンプリング
クロックによって取出せば一部メモリ２８ａのデータは
グリッチＧ２に対応したものとなるが、ラッチ回路２３
ａに対する薔込みがサンプリングクロックの立上シよシ
も遅れると、そのサンプリングクロックの立上シによっ
てはグリッチＧ２の内容は一部メモリ２８ａにその時点
ｔ８には書込まれない。従って時点ｔ８の後にふする一
部メモＩＪ　２８　＆の内容は不確定である。

次にグリッチＧ１１について立下シ時点ｔ４においてラ
ッチ回路２３ａに対する書込みが行われるが、これは先
に述べたようにグリッチＧ２に対する書込みがどのよう
になっているかによってグリッチＧ２が一部メモ！７２
８　ａに畳込んだか書込まないかによってそのデータが
異ったものとなり、書込１れてない場合はグリッチＧ８
と０２とが書込まれるが、そのグリッチＧ２の立上りか
らグリッチＧ８の立下シまでがクロック周期Ｔより長け
ればグリッチＧ２はすべては書込まれないで一部が洛さ
れて書込まれる。一時メモリ２８ａ中に書込まれたグリ
ッチＧ２をＧ２１として示す。同様にしてグリッチＧ４
の後縁によって、グリッチＧ　Ｉｆ　＋　Ｇ　４は１ク
ロック周期内に発生しているためラッチ泊１路２３ａに
はその立下シ時点ｔ５においてグリッチＧ４とグリッチ
Ｇ８の全部又は１部を示す部分Ｇｌｌ’とが書込まれ、
これが次のサンプリングクロックの立上シにて一部メモ
ＩＪ　２８　ａに書込まれる。なお第８図りけフリップ
フロップ２４の出力を衣わす。グリッチＧ４はサンプリ
ングクロックの立上り中において発生しているため、こ
のグリッチＧ４はフリップフロップ２４にも書込まれる
ことになる。

〈特殊状態のグリッチ検出〉 一部メモ！Ｊ　２８　ａの内容を示す第８図Ｇ中の各９
ビツトデータＧ　ａ　＋０ｇ　’とＧ４＋ＧＩｌ’につ
いてはこれをソフトウェア処理によって正しいグリッチ
を検出することができる。即ち例えば第８図中のグ５ 間隔をπＰ１グリッチＧ４の幅をπＰとする。グリッチ
Ｇ２の立下シ直前の時点ｔ８にサンプリングクロックの
立上シが発生している状態においてし１゛グリツチＧ８
が終った後縁の時点ｔ４においては、ラッチ回路２３ａ
の遅延手段の出力点１１乃至１ｇに対応して入力された
データをＤ】乃至Ｄ９とそれぞれすると第９図Ａに示す
ようにグリッチＧａがデータＤ１，１）１１に１１とし
て、グリッチＱ　ａ　、！：　Ｇ　１１との間隔に対応
してＯＯＯがデータｌ）ａ乃至Ｄ６として、更にグリッ
チＧ２のうちの一部Ｇｇ１がデータＤ７乃至Ｄｏに１１
１としてそれぞれ一部メモリ２８ＪＬに１ピ憶される。

同様に時点ｔ１１におけるラッチの際にはこれらグリッ
チＧ４とその前のグリッチＱｓについて第９図Ｂに示す
ような状態で一部メモ！７２８ａにグリッチデータが取
込まれることになる。よって例えば第１０図に示すよう
にグリッチメモリ３２よりデータを読出した時、その内
容がステップＳ２で全部１か否か判定され、全部１でな
い場合はステップＳ８で全部Ｏか否か判定され、全部０
でもない場合にはステップＳ１２においてその９ビツト
データ内に０があるか否か判定されてＯがある場合は次
のステップＳｉｌ＋において０のあるビット以下をマス
クする。即ち第９図ＡにおいてはデータＤ６乃至Ｄｏ、
第９図ＢにおいてはデータＤ９がそれぞれマスクされ、
これらを０として取込み、つまυステップ８１４におい
ては第９１ｍｌ　Ａのデータは第９図Ｃに示すように１
１０００００００とされ、第９図Ｂのデータは第９図Ｃ
に示すように１１１１１００００としてそれぞれ取込ま
れ、これら９ビツトデータについて１の数が検出されて
グリッチの幅とされ第８図について述べたようなグリッ
チＧ４が徹するときは、フリップフロップ２４（第５図
）よりり′リッチＧ４を正しいデータとして誤った出力
を出す（第８図Ｄ）。従ってこのような誤ったデータは
除去する必賛があるが、これもソフトウェア処理によっ
て行うことができる。例えば第１１図に示すようにステ
ップ８１５においてメモリ３１．３２に対しアドレス指
定してデータを読出１２、次のステップ５ｉｌｌにおい
てグリッチメモリ３２から読出されたデータが全部０又
は１以外かをチェックし、全部０或は全部１以外、っま
９ｏと１とが混在している場合においてはステップＳ１
７においてデータメモリ３１の内容が１か否かチェック
し、１の場合はステップ８１１１においてデータメモリ
３１の内容をクリアしてこれをグリッチとしてステップ
８１９においてその対応するグリッチの内容を判定する
。ステップＳＩ７においてメモリ３１から読出した内容
が１以外の場合においてもメモリ３２の内容が１と０の
混在している状態よシステップ８１９においてグリッチ
と判定する。

く遅延データ取出しの変形例〉 サンプリングクロック周期ＰのＮだけ順次ずれた入力デ
ータを取出す場合に、ラッチ回路２３ａ、２３ｂを省略
することもできる。例えば正側グリッチについてみると
、第１２図に示すように端子２１ａよシの入力データは
遅延素子２２ａに入力され、この遅延素子２２ａの９個
の出力点は一部メモ！Ｊ２８ａに、端子２５のサンプリ
ングクロツタで同時に取込まれる。その取込まれた９ビ
ツトデータはグリッチメモリ３２にアドレスカウンタ３
４によシアドレス指定されて書込まれる。

この場合、例えばＭ１３図Ａに示すようなサンプリング
クロックに対して入力端子２１に第１３１Ｍ１　Ｂに示
すようなグリッチＱｔ　、Ｇ２が入力されると、サンプ
リングクロックの発生時点ｔ１において一部メモＩＪ　
２８　ａのＤｌ乃至Ｄｏに対する入力点に与えられるデ
ータは第１３図Ｃ乃至Ｋに示すように１貞次主だけ遅延
された入力データとなる。従０ って時点ｔ１におけるサンプリングクロックによって一
部メモリ２８ａのデータＤ１は１、Ｄ２は１又ＵＯ１Ｄ
８．、Ｄ４はそれぞれＯ，ＤＢは０又は１．１）１１．
１）フはそれぞれ１、ＤＢはＯ又は１、ＤｏはＯにそれ
ぞれなる。メモ！Ｊ２８ａの記憶状態によりグリッチＧ
ｌは２乃至４の幅のグリッチとして判定することができ
る。このように二つのグリッチＱｘ、Ｇｇがあり、後者
のグリッチＧ２の存在中にサンプリングタイミングが位
置している場合においてもグリッチＧｌの検出が可能で
ある。

更に第１４図Ａのサンプリングクロックに対してグリッ
チＧ１が第１４図Ｂに示すように二つのサンプリングク
ロックの間において発生している場合には一部メモ！Ｊ
２８ｍのデータＤＩ乃至Ｄ＠への各入力は第１４図Ｃ乃
至Ｋに示すような状態となっている。時点ｔ１における
サンプリング時においては一部メモＩＪ　２８　ａ中の
データＤＩとＤ２け０、ＤＢは０又は１、Ｄ４乃至Ｄ７
は１、ＤＢは１又は０．Ｄｏは０となり、この９ビツト
テータからグリッチＧ１を幅が４乃至６のグリッチとし
て検出することができる。つまシ先の第５図に示した−
１ 実施例の場合はグリッチの幅のあい壕いさは了τＰであ
るが、第１２図に示した例ではグリッチ幅は正しいグリ
ッチに対して±ｌｐの誤差が生じる。

０ この第１２図に示した実施例は負側のグリッチの検出に
対しても適用でき、更にその他部５図に対応する部分は
同様にして構成する。

更に第１５図に示すように第１５図Ｂの入力データ中の
グリッチＧ１の一部がサンプリングのタイミングｔ１に
おいて一部メモＩＪ　２８　＆に取込まれ、また次のサ
ンプリングｔ２においてもグリッチＧ１の他部が取込ま
れる。このように一つのグリッチＱ＋が２回に分けて一
部メモ！ｊ　２８ａにて取込まれるよう力場合もある。

この場合においては２回のサンプリング時点における取
込んだ一部メモリ中の各９ビツトデータの連続性を検出
することによって一つのグリッチとして検出することが
できる。

このようにこの場合はグリッチＧｌは二つのタイムスロ
ット（二つのザンプリン夛区間）に別れてし−ｔい、二
つのタイムスロットについて９ピツトデータを観察する
必要があり、その点部５図に示しり実施例の方が一つの
タイムスロットのみ考慮もればよくその処理が簡単でβ
る。

上述においては遅延手段２２ａに入力データを与えて順
次遅延させて、その順次１０−Ｐずれた入力データを取
出したが、例えば第１６図に示すように端子２１ａよシ
入カデータを一部メモリ２８ａの９ビツトデータｌ）ｓ
乃至Ｄ９に対する入力端子に同時に与えておき、一方、
端子２５よりのサンプリングクロックを遅延手段２２ａ
に与え、その各出力点によシのパルスによシ一時メモリ
２８ａのＤｌ乃至Ｄｌｌに対する取込みを順次行うよう
にすれば一部メモリ２８ａにはサンプリングクロックの
１周期で、第１２図における一部メモ！７２８ｍにデー
タを取込んだ際のデータと同一データとなる。

たｙし、そのデータの配列順が逆になっている。

従ってこの一部メモＩＪ　２８　ａの内容をサンプリン
グ周期ごとにこれと同期してグリッチメモリ３２に書込
めば、同様にグリッチを検出することが可能となる。従
ってサンプ・リングクロックを順次遅延させた、つまり
この例では端子２５のサンプリングクロックを順次移相
をずらした１０相のサンプリングクロックとしてその各
サンプリングクロックによシデータをサンプリングする
場合のグリッチの検出処理は第１２図の場合のグリッチ
の検出処理と同様に行うことができる。

〈その他の変形例〉 帆に上述においては一部メモＩＪ　２８　ａの内容を各
サンプリングクロック周期でグリッチメモリ３２に必ず
書込んだが、一時メモ！Ｊ２８ａ（又はラッチ回路２３
ａ）の内容がすべて１或はすべて０以外の場合にのみグ
リッチメモリ３２に書込むようにして、すべて１の場合
は書込まないようにノ・−ドウエア構成することによっ
てソフトウェア処理の時間を短かくすることができる。

即ち例えば第１７図に示すようにラッチ回路２３＆の出
力、この例では９ビツトのデータがすべて０であること
を構出する回路５１、又すべて１であることを検出する
回路５２内にも供給され、これら検出回路５１．５２の
各検出出力が反転してＡＮＤ回路５３に供給される。そ
のＡＮＤ回路５３には端子２５よりサンプリングクロッ
クが入力されている。従ってこれら検出回［５１，５２
において全部１、全部Ｏも検出されない場合においての
みＡＮＤ回路５３からサンプリングクロックが出力され
、その出力によシ検出アドレスカウンタ５４が歩進され
、またグリッチメモリ３２の耽出し書込み制御端子が畳
込み状態とされ、その時の一部メモ１Ｊ２８ａの内容と
アドレスカウンタ３４の内容とがグリッチメモリ３２に
書込まれる。このようにすることによってグリッチメモ
リ３２はメモリ’６％の小さなものを使用することがで
きる。勿論負のグリッチ検出回路に対しても同様に構成
することができる。なお検出回路５１．５２は一部メモ
！Ｊ２８ａの出力を供給して判定するようにしてもよい
。その他の処理つｉｂグリッチの検出も）−−ドウエア
で行ってもよい。

〈発明の効果〉 以上述べたようにこの発明によればグリッチを挾出し、
かつそのグリッチの幅を測定するととができ、従って論
理回路における誤り解析などに用いて有効である。史に
この場合、このグリッチ検出測定器′（ｉｌ−例えばロ
ジックアナライザ内に組込めばその表示画面上にデータ
と、そのデータ内の対応位置にグリッチとその幅とを表
示することができ非常に便利である。しかもこれを一つ
の表示装置において行うことができ二つの測定器を８賛
とせず、かつその操作は頗る簡単である。、壕だグリッ
チの幅の検出に当って、受動素子の遅延素子を用いてサ
ンプリングクロック周期の尺１唄次ずれた入力データを
一時記憶するようにしているため、このような受動素子
の遅延素子は紅年変化などがなく長期にわたって正しく
検出することができ、しかも頗る榊成が簡単で処理が複
雑でなく実時間で慣出することができ、また扁い精度、
つまシ前記Ｎの値を小さいものとすることが容易である
。

【図面の簡単な説明】

第１図は従来のグリッチ検出回路を示す論理回路図、第
２図は第１図の動作を説明するだめのタイムチャート、
第３図は、この発明によるグリッチ検出測定器の狭部の
例を示す接続図、第４図は第３図の動作の説明に供する
ためのタイムチャート、第５図はこの発明によるグリッ
チ検出測定器の一例を示すブロック図、第６図はその動
作の説明に供するたぬのタイムチャート、第７図はグリ
ッチ構出処理の動作の一例を示す流れ図、第８図は各イ
■のグリッチと動作の関係を示すタイムチャート、第９
図は第８図におけるグリッチのラッチ回路に対するラッ
チ状態とマスクされたデータとを示す図、第１０図は第
８図におけるグリッチ検出及び処理の一例を示す流れ図
、第１１図はグリッチをデータとして県る場合の処理の
動作例を示す流れ図、第１２図にこの発明による他の例
の一部を示すブロック図、第１３図乃至第１５図はそれ
ぞれ第１２図におけるグリッチ構出動作の例を示すだめ
のタイムチャート、第１６図はサンプリングクロックを
遅延させた場合のこの発明の他の実施例の一部を示すブ
ロック図、第１７図はグリッチ部分のみをグリッチメモ
リに記憶するようにした実施例を示すブロック図である
。 ２１：データ入力端子、２２ａ、２２ｂ：遅ｇ素子、２
３．２３＆、２３ｂ：ラッｆ回％、２４：データ取込み
用フリップフロップ、２５：サンプリングクロック久方
端子、２８．２８ａ、２８ｂニ一時メモリ、３１：デー
タメモリ、３２：正側グリッチメモリ、３３：負側グリ
ッチメモリ、３４ニアドレスカウンタ、３７：リセット
用単安定マルチパイプレーク、３８：初期化入力端子、
４１：制御回路としてのマイクロコンピュータ、４２ニ
アドレスバス、４３：データバス、４４：編集メモＬ４
５：”Ｎ示器。 特許出願人　　タケダ理研工業株式会社代理人　草野　
卓 Ａ＝１図 ２１Ｂ ＜　ｃｃｌｏｏ　ＬＩ　Ｌ　ｔＤ　ニ一つエ　　　　」
　　　　　　　Σ　　　　　２岸１０　図 岸１１　図 ＜　０１（ＪＯｕＪＬ（Ｄニーコニｋ ＜　０１（Ｊ　ＯＬＩＪ　Ｌ　（りエーコＹ＜　ａｌ　
ｕ　Ｏ田匡０エーコ’１

Claims (1)

【特許請求の範囲】
1. （１）　　サンプリングクロック周期のｉ（Ｎは２以上
   の整数）の周期の遅延量で順次遅延されたＮ点の出力を
   得る遅延手段と、Ｎビットレジスタとを備え、入力２値
   データよシサンプリングクロツク周期の１の周期ずつ順
   次ずれたデータをサンプリングクロック周期で上記レジ
   スタに得るデータ取込み手段と、そのデータ取込み手段
   に得られたＮビットのデータ中の全１又は全０以外のデ
   ータをグリッチとし、そのデータ取込み手段に得られ九
   Ｎビットデータ中の連続する１（又はＯ）の数をグリッ
   チの幅として判定するグリッチ検出判定手段と全具備す
   るグリッチ検出測定器。