JPS58107721A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
- Publication number
- JPS58107721A JPS58107721A JP20772681A JP20772681A JPS58107721A JP S58107721 A JPS58107721 A JP S58107721A JP 20772681 A JP20772681 A JP 20772681A JP 20772681 A JP20772681 A JP 20772681A JP S58107721 A JPS58107721 A JP S58107721A
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- Japan
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- integrator
- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、二重積分方式によるアナログ・ディジタル変
倶器に＋４ｆるもので、多チャン、ネルのアナログ入力
を高速でディジタル信号に変換−・４ることのできる変
換器を提供することを目的とする。
倶器に＋４ｆるもので、多チャン、ネルのアナログ入力
を高速でディジタル信号に変換−・４ることのできる変
換器を提供することを目的とする。
第１図は多チャンネルのアナログ入力をディジタル信号
に変換する従来の二重積分方式によるアナログ・ディジ
タル変換器の接続図、第３図はその動作波形図である。
に変換する従来の二重積分方式によるアナログ・ディジ
タル変換器の接続図、第３図はその動作波形図である。
周知のように、二重積分方式によるアナログ・ディジタ
ル変換は第１図で示す如く増幅器ＡとコンデンサＣと入
力抵抗Ｒ□よりなる積分器ＩＧと、基準電圧源±Ｅ８お
よび比較器ＣＯＭＰとよりなるものであり、多チャンネ
ルの場合にはこれにマルチプレクサＭＰが付加されて構
成される。Ｓ□、 Ｓ−、Ｓ＋、 ＳＲはそれぞれアナ
ログスイッチで、これらのスイッチは第５図（ロ）、
ｒｉ 、に）に示す時間々隔でオン・オフされる。ｔ□
、ｔ２１８１．は経過時間を示すものである。マルチプ
レクサ１により選択された第１チヤネルｃｈ１のアナロ
グ入力ＥＸｌは時間ｔ１．ｔ２の間において積分器ＩＧ
で積分される。
ル変換は第１図で示す如く増幅器ＡとコンデンサＣと入
力抵抗Ｒ□よりなる積分器ＩＧと、基準電圧源±Ｅ８お
よび比較器ＣＯＭＰとよりなるものであり、多チャンネ
ルの場合にはこれにマルチプレクサＭＰが付加されて構
成される。Ｓ□、 Ｓ−、Ｓ＋、 ＳＲはそれぞれアナ
ログスイッチで、これらのスイッチは第５図（ロ）、
ｒｉ 、に）に示す時間々隔でオン・オフされる。ｔ□
、ｔ２１８１．は経過時間を示すものである。マルチプ
レクサ１により選択された第１チヤネルｃｈ１のアナロ
グ入力ＥＸｌは時間ｔ１．ｔ２の間において積分器ＩＧ
で積分される。
時間ｔ２以後、積分器ＩＧは基準電圧−Ｅ８を積分し、
積分器ＩＧが時間ｔ３において元のレベルに戻ると、比
較器ＣＯＭｐがそれを検出する。積分器ＩＧの出力は第
３図の（ハ）で示される。第１チャネルｃｂ□、の入力
ＥＸ□のディジタル変換は第３図の（ホ）に示す如く、
基準電圧−Ｅ８を積分している期間内、即ちｔ２からｔ
３の期間クロックパルスを計数することによシ行われる
。その後、積分器ＩＧはｔ３からｔ３’ ｔでの期間基
準電圧−Ｅ８を積分する。ｔ２からｔ３＋までの期間、
即ち基準電圧−Ｅ８が積分器ＩＧに加えられている期間
は一定値に定められており、この期間は積分器ＩＧが入
力Ｅｘ□を積分している期間（ｔ□〜１２）より等しい
か或は大きく選ばれている・時間ｔ、１が経過すると積
分器ＩＧがリセットされ、今度はマルチプレクサ即によ
シ第２チャネルｃｈ２の入力ＥＸ２が選択される。入力
ＥＸ□はｔ４からｔ５の期間積分され、その後ｔ５から
ｔ６Ｉの一定期間積分器ＩＧは基準電圧−Ｅ８を積分す
る。第２チヤネルの入力Ｅｘ２のディジタル変換は１５
．１６の期間に行われる。
積分器ＩＧが時間ｔ３において元のレベルに戻ると、比
較器ＣＯＭｐがそれを検出する。積分器ＩＧの出力は第
３図の（ハ）で示される。第１チャネルｃｂ□、の入力
ＥＸ□のディジタル変換は第３図の（ホ）に示す如く、
基準電圧−Ｅ８を積分している期間内、即ちｔ２からｔ
３の期間クロックパルスを計数することによシ行われる
。その後、積分器ＩＧはｔ３からｔ３’ ｔでの期間基
準電圧−Ｅ８を積分する。ｔ２からｔ３＋までの期間、
即ち基準電圧−Ｅ８が積分器ＩＧに加えられている期間
は一定値に定められており、この期間は積分器ＩＧが入
力Ｅｘ□を積分している期間（ｔ□〜１２）より等しい
か或は大きく選ばれている・時間ｔ、１が経過すると積
分器ＩＧがリセットされ、今度はマルチプレクサ即によ
シ第２チャネルｃｈ２の入力ＥＸ２が選択される。入力
ＥＸ□はｔ４からｔ５の期間積分され、その後ｔ５から
ｔ６Ｉの一定期間積分器ＩＧは基準電圧−Ｅ８を積分す
る。第２チヤネルの入力Ｅｘ２のディジタル変換は１５
．１６の期間に行われる。
以下同様に、入力への積分と基準電圧Ｅ８の積分が交互
に行なわれ、基準電圧Ｅ８の積分期間内にそのチャネル
のディジタル変換が行なわれる。なお、第１品にお６で
ＳＲは積分器ＩＧのリセット用スイッチを示すものであ
る。
に行なわれ、基準電圧Ｅ８の積分期間内にそのチャネル
のディジタル変換が行なわれる。なお、第１品にお６で
ＳＲは積分器ＩＧのリセット用スイッチを示すものであ
る。
ディジタル変換器は、被変換入力Ｅｘを積分している期
間はゲイジタル変換動作が行なわれない。この被変換入
力積分時間は電源からのまわりこみに対して積分性をも
たせるために１電源周期の整数倍に選んである。そのた
め、二重積分方式のアナログ・ディジタル変換器は電源
ノイズに対しては強いが、単位時間（例えば：Ｌｓｅｃ
）に処理できるアナログ・ディジタル変換の回数が少な
いという欠点がある。その結果、データロガ−などのよ
うＶこ被変換のチャネル数が多い機器のアナログ・ディ
ジタル変換器としては必ずしも満足されるものではなか
った・ 本発明は、被変換入力ＥＸを積分している期間もディジ
タル変換処理に使われるようにして上記のような問題点
を解決したものである。
間はゲイジタル変換動作が行なわれない。この被変換入
力積分時間は電源からのまわりこみに対して積分性をも
たせるために１電源周期の整数倍に選んである。そのた
め、二重積分方式のアナログ・ディジタル変換器は電源
ノイズに対しては強いが、単位時間（例えば：Ｌｓｅｃ
）に処理できるアナログ・ディジタル変換の回数が少な
いという欠点がある。その結果、データロガ−などのよ
うＶこ被変換のチャネル数が多い機器のアナログ・ディ
ジタル変換器としては必ずしも満足されるものではなか
った・ 本発明は、被変換入力ＥＸを積分している期間もディジ
タル変換処理に使われるようにして上記のような問題点
を解決したものである。
第２図は本発明のアナログ・ディジタル変換器 。。
の一実施例のブロック図で、第１図の回路に積分器ＩＧ
２及びアナログスイッチＳ８１’ ＳＩ２”Ｓ２’ ”
Ｃが付加されている。各スイッチのオン・オフは第４図
のｔｉ乃至（へ）および（至）乃至に）の時間間隔で行
なわれ、積分器ＩＧ１． ＩＧ２の出力は第４図（ハ）
および（ロ）で示される。即ち、時間ｔ□〜ｔ２の間ス
イッチ８１．をオン（他のスイッチはオフ。又、ｓｏは
ＩＩＱＩ＋に接続）にして第１チヤネルｃｈ□の入力Ｅ
ｘ□を積分器ＩＧ□で積分する。時間ｔ□〜ｔ２の経過
後、スイッチＳＩ工をオフ、Ｓｓｘ、 Ｓ−をオン、ｓ
ｏをＩＩ“に接続して基準電圧−Ｅ８をｔ□〜ｔ２より
長いが或いは等しい一定時間ｔ２〜ｔ３′の間、積分器
ＩＧ１に与えて積分する。
２及びアナログスイッチＳ８１’ ＳＩ２”Ｓ２’ ”
Ｃが付加されている。各スイッチのオン・オフは第４図
のｔｉ乃至（へ）および（至）乃至に）の時間間隔で行
なわれ、積分器ＩＧ１． ＩＧ２の出力は第４図（ハ）
および（ロ）で示される。即ち、時間ｔ□〜ｔ２の間ス
イッチ８１．をオン（他のスイッチはオフ。又、ｓｏは
ＩＩＱＩ＋に接続）にして第１チヤネルｃｈ□の入力Ｅ
ｘ□を積分器ＩＧ□で積分する。時間ｔ□〜ｔ２の経過
後、スイッチＳＩ工をオフ、Ｓｓｘ、 Ｓ−をオン、ｓ
ｏをＩＩ“に接続して基準電圧−Ｅ８をｔ□〜ｔ２より
長いが或いは等しい一定時間ｔ２〜ｔ３′の間、積分器
ＩＧ１に与えて積分する。
積分器ＩＧ□の出力は元のレベルに時間ｔ３において戻
り、これはコンパレータＣＯＭＰによＪＩ出される。
り、これはコンパレータＣＯＭＰによＪＩ出される。
第１チヤネルａｈ□の入力ｈｘ□のディジタル変換は第
４図の（ト）で示す如＜ｔ２〜ｔ３の間をクロックパル
スで計数することにより行なわれる。一方、時間ｔ２か
らｔ２Ｉの間、積分器ＩＧ２はリセットされ、そノｆｆ
１ｔ２°からｔ３’ （ｔ工〜ｔ２と等しい）の期間ス
イッチＳＩ２をオンにし、積分器工Ｇ２で第２チャンネ
ルｃｈ２Ｏ，入力”Ｉ２を積分する。したがって、この
人力ＥＸ２を積分している期間は第１チヤネルｃｈ□の
基準電圧−Ｅ８を積分しているｔ２〜ｉ３１内で桁ゎれ
ることになる。時間ｔ２′−ｔ３Ｉが経過したら、次に
時間ｔ３Ｉからｔ５の間スイッチｓ工２をオフ、Ｅｓ２
． ｓ−をオン、Ｓをｌｌ０Ｉ＋に接続し、積分器ＮＧ
２で基準電圧−Ｅ８を積分する。とのｔ３’ ”−ｔ５
０期間は前述したｔ２〜１３＋に等しい。積分器ＩＧ２
は元のレベルに時間ｔ５Ｉにおいて戻り、これはコンパ
レータＣＯＭによって検出される。第２チヤネルｃｈ２
の入力ＥＸ２のディジタル変換は第４図に）で示す如＜
ｔ３Ｉ−ｔ５１の期間をクロックパルスで計数スること
により行われる。次に、時間ｔ１がらｔの間４ 積分器工Ｇ１をリセットし、その後１時間ｔ□〜ｔ２Ｉ
ｔ２１ 、、 ｔ３１ と等しいｔ４〜ｔ５の間スイッ
チＳ工□をオンにして積分器ＩＧ１で第１チヤネルａｈ
□の入力ＥＸ３を積分する。したがって、この人力Ｅｘ
３の積分は第２チヤネルｃｈ２の基準電圧−Ｅ８を積分
しているｔ３ｔ−ｔ５の期間内で行われる。時間ｔ４〜
ｔ５が経過したら、次にｔ５〜ｔ６Ｉの期間スイッチＳ
Ｉ□をオフｒ Ｓｓｘ、 Ｓ−をオン−Ｓｃを＋＋
１ ＋＋に接続し、積分器ＩＧ□で基準電圧−Ｅｓを積
分する。このｔ５〜ｔ６“、の期間は前述したｔ２〜ｔ
３Ｉ、ｔ３Ｉ−ｔ５と等鴎い。
４図の（ト）で示す如＜ｔ２〜ｔ３の間をクロックパル
スで計数することにより行なわれる。一方、時間ｔ２か
らｔ２Ｉの間、積分器ＩＧ２はリセットされ、そノｆｆ
１ｔ２°からｔ３’ （ｔ工〜ｔ２と等しい）の期間ス
イッチＳＩ２をオンにし、積分器工Ｇ２で第２チャンネ
ルｃｈ２Ｏ，入力”Ｉ２を積分する。したがって、この
人力ＥＸ２を積分している期間は第１チヤネルｃｈ□の
基準電圧−Ｅ８を積分しているｔ２〜ｉ３１内で桁ゎれ
ることになる。時間ｔ２′−ｔ３Ｉが経過したら、次に
時間ｔ３Ｉからｔ５の間スイッチｓ工２をオフ、Ｅｓ２
． ｓ−をオン、Ｓをｌｌ０Ｉ＋に接続し、積分器ＮＧ
２で基準電圧−Ｅ８を積分する。とのｔ３’ ”−ｔ５
０期間は前述したｔ２〜１３＋に等しい。積分器ＩＧ２
は元のレベルに時間ｔ５Ｉにおいて戻り、これはコンパ
レータＣＯＭによって検出される。第２チヤネルｃｈ２
の入力ＥＸ２のディジタル変換は第４図に）で示す如＜
ｔ３Ｉ−ｔ５１の期間をクロックパルスで計数スること
により行われる。次に、時間ｔ１がらｔの間４ 積分器工Ｇ１をリセットし、その後１時間ｔ□〜ｔ２Ｉ
ｔ２１ 、、 ｔ３１ と等しいｔ４〜ｔ５の間スイッ
チＳ工□をオンにして積分器ＩＧ１で第１チヤネルａｈ
□の入力ＥＸ３を積分する。したがって、この人力Ｅｘ
３の積分は第２チヤネルｃｈ２の基準電圧−Ｅ８を積分
しているｔ３ｔ−ｔ５の期間内で行われる。時間ｔ４〜
ｔ５が経過したら、次にｔ５〜ｔ６Ｉの期間スイッチＳ
Ｉ□をオフｒ Ｓｓｘ、 Ｓ−をオン−Ｓｃを＋＋
１ ＋＋に接続し、積分器ＩＧ□で基準電圧−Ｅｓを積
分する。このｔ５〜ｔ６“、の期間は前述したｔ２〜ｔ
３Ｉ、ｔ３Ｉ−ｔ５と等鴎い。
積分器ＩＧ□の出力は元のレベルに時間ｔ６において戻
り、これはコンパレータＣＯＭによって検出される。第
３チヤネルｃｈ３のディジタル変換は第４図の（ト）で
示す如＜ ｔ５〜ｔ６の期間をクロックパルスで計数す
ることによ！ｌｌ哲われる。同様にして、積分器ＩＧ１
が第３チヤネルＣｈ３の基準電圧−Ｅ８を積分している
ｔ５〜ｔ、ｌの期間内において、積分器ＩＧ２は第４チ
ヤネルｃｈ４の入力ＥＸ４を積分する。以下、同様のこ
とが繰り返される。
り、これはコンパレータＣＯＭによって検出される。第
３チヤネルｃｈ３のディジタル変換は第４図の（ト）で
示す如＜ ｔ５〜ｔ６の期間をクロックパルスで計数す
ることによ！ｌｌ哲われる。同様にして、積分器ＩＧ１
が第３チヤネルＣｈ３の基準電圧−Ｅ８を積分している
ｔ５〜ｔ、ｌの期間内において、積分器ＩＧ２は第４チ
ヤネルｃｈ４の入力ＥＸ４を積分する。以下、同様のこ
とが繰り返される。
このように本発明においては二重積分方式のアナログ−
ディジタル変換器において２つの積分器を使用し、１つ
のチャネルの被変換入力に対する基準電圧を一方の積分
器で積分している期間内において他方の積分器により次
のチャネルの被変換入力の積分を行うように構成し、こ
れを交互に行うように構成したので、ディジタル変換の
ための遊びの時間が短縮される。よって、被変換入力の
積分時間を電源周期の整数倍にとシ、かつり胃ツクパル
スの周期も従来と同じでありても、従来の変換器の変換
動作のほぼ２倍のディジタル処理が行える。よって、本
発明のアナログ・ディジタル変換器はデータロガ−のよ
うに多チャンネルの入力を取扱う機器に用いて好適であ
る。しかも、本発明の変換器においては第１図の変換器
に比して積分器とアナログスイッチが増えているが、抵
抗Ｒ工、Ｒ８，基準電源士′Ｅ８など精度が要求される
部品が共用化されているので、それほどのコストアップ
なしに実現することができる。
ディジタル変換器において２つの積分器を使用し、１つ
のチャネルの被変換入力に対する基準電圧を一方の積分
器で積分している期間内において他方の積分器により次
のチャネルの被変換入力の積分を行うように構成し、こ
れを交互に行うように構成したので、ディジタル変換の
ための遊びの時間が短縮される。よって、被変換入力の
積分時間を電源周期の整数倍にとシ、かつり胃ツクパル
スの周期も従来と同じでありても、従来の変換器の変換
動作のほぼ２倍のディジタル処理が行える。よって、本
発明のアナログ・ディジタル変換器はデータロガ−のよ
うに多チャンネルの入力を取扱う機器に用いて好適であ
る。しかも、本発明の変換器においては第１図の変換器
に比して積分器とアナログスイッチが増えているが、抵
抗Ｒ工、Ｒ８，基準電源士′Ｅ８など精度が要求される
部品が共用化されているので、それほどのコストアップ
なしに実現することができる。
なお、本発明に係るアナログφディジタル変換器の場合
、積分器ｌＧ１− ｌＧ２のコンデンサＣ工、Ｃ２の容
量差はディジタル変換のカウント数に関係せず、また積
分器ＩＧ□、 ｌＧ２のオフセットによるカウント差は
ディジタル変換の前にキヤリプレーテッドゼ四を行うよ
うにすれば補償することができるため、積分器ＩＧ１．
ｌＧ２を通ったととＫよるディジタル変換値の差はな
い等の特徴がある。
、積分器ｌＧ１− ｌＧ２のコンデンサＣ工、Ｃ２の容
量差はディジタル変換のカウント数に関係せず、また積
分器ＩＧ□、 ｌＧ２のオフセットによるカウント差は
ディジタル変換の前にキヤリプレーテッドゼ四を行うよ
うにすれば補償することができるため、積分器ＩＧ１．
ｌＧ２を通ったととＫよるディジタル変換値の差はな
い等の特徴がある。
第１図は従来のアナμグ奉ディジタル変換器の
Ｓブロック図、第２図は本発明のアナ°四グ・ディジタ
ル変換器のブ四ツク図、第３図は第１図の動作波形図、
第４図は第２図の動作波形図である。 鼎・・・マルチプレクサ、ＩＧｌ、 ｌＧ２−・・積分
器、±Ｅｓ・・・基準電圧源、ＣＯＭＰ・・・比較器。 第 ４ 司
Ｓブロック図、第２図は本発明のアナ°四グ・ディジタ
ル変換器のブ四ツク図、第３図は第１図の動作波形図、
第４図は第２図の動作波形図である。 鼎・・・マルチプレクサ、ＩＧｌ、 ｌＧ２−・・積分
器、±Ｅｓ・・・基準電圧源、ＣＯＭＰ・・・比較器。 第 ４ 司
Claims (1)
- 被変換入力を一定時間積分したのちこの入力積分時間よ
り等しいか或いは長い一定時間被変換入力とは逆極性の
基準電圧を積分す、る積分器を有し、この積分器の出力
が元のレベルに戻るまで基準電圧を積分している期間を
ディジタル的に計数することにより被変換入力をディジ
タル信号に変換する二重積分方式のアナログ・ディジタ
ル変換器において、第２の積分器を設け、１つのチャネ
ルの被変換入力に対する基準電圧を一方の積分器によシ
積分している期間内において次のチャネルの被変換入力
を他方の積分器によシ積分するようにしたアナログ・デ
ィジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20772681A JPS58107721A (ja) | 1981-12-22 | 1981-12-22 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20772681A JPS58107721A (ja) | 1981-12-22 | 1981-12-22 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107721A true JPS58107721A (ja) | 1983-06-27 |
| JPS632488B2 JPS632488B2 (ja) | 1988-01-19 |
Family
ID=16544521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20772681A Granted JPS58107721A (ja) | 1981-12-22 | 1981-12-22 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197237U (ja) * | 1984-11-30 | 1986-06-21 | ||
| JPS645226A (en) * | 1987-06-29 | 1989-01-10 | Nec Corp | Oversample type a/d converter |
| CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868317A (ja) * | 1981-10-19 | 1983-04-23 | Toshiba Corp | アナログ・デジタル変換器 |
-
1981
- 1981-12-22 JP JP20772681A patent/JPS58107721A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868317A (ja) * | 1981-10-19 | 1983-04-23 | Toshiba Corp | アナログ・デジタル変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197237U (ja) * | 1984-11-30 | 1986-06-21 | ||
| JPS645226A (en) * | 1987-06-29 | 1989-01-10 | Nec Corp | Oversample type a/d converter |
| CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
| CN113852372B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632488B2 (ja) | 1988-01-19 |
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