JPS5810897B2 - チユウケイコウカンキヨウブンセキソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は既知の文字構造と既知の公称通信速度とを有す
る非同期データ信号の２進情報内容を確立するために、
データ信号を伝送するための中継交換機に使用する分析
装置に関するものでそのデータ信号は、交換機で刻時パ
ルスと同期してデータパルス当り数回サンプルされる。

前記型の分析装置はいくつかの異なる方法で実施できる
。

１つの方法はシフトレジスタを使用するもので、それは
タイミング発振器で前に進められ、また受取って文字の
始動パルス形成部分を受取って始動され、次の文字エレ
メントの中心点の値をサンプルするためのパルスを発生
する。

この型の装置の欠点は短時間の撹乱にも敏感なことで、
もし撹乱がサンプリングの時に起ると、文字エレメント
の全部の情報内容がゆがめられてしまう。

他の可能性は文字ニレメン）Ｐり数回データ信号をサン
プルすることで、サンプリング値は通常計算機の記憶装
置に順次送られ、文字全体の分析はその文字に関連した
始動および停止パルスが特定の記憶位置に現われるとす
ぐに始められる。

したがってこの型の装置の典型的なものでは、受取った
文字に記憶装置にその全体があられれた後にのみ分析装
置によって先へ進められる。

この事情はデータ処理装置にとって特にやっかいなもの
ではないが、もし分析装置が中継交換機、例えばテレッ
クスネットワークで使用される時は大きい欠点となる。

そのような場合多数の中継点を含む結線の伝送時間は非
常に長くなり、秒のオーダになる。

本発明の目的は前述の不便がない分析装置を得ることで
ある。

これは２進値の確立が各々の受取られた文字エレメント
の限られた部分の中の多数のサンプルに基づいて多数決
で定められるということ、および分析装置は決定をエレ
メント毎におこない、その決定がなされると文字エレメ
ントを進めるということによって可能となる。

本発明の別の改良としては上述のようにして２進値の別
の分析がなされる前に初期位相のかなりの部分の間に始
動条件が伝送回路に受取られるようにするために始動パ
ルスの初期位相の別の分析がなされる。

本発明の特徴は特許請求の範囲の記載から明らかである
。

次に本発明が添付図面を参照して実施例に基づいて説明
される。

第１図は中継交換機ＦＳを示しており、それには４Ｘ１
６＝６４個の端子装置Ｔ１０１乃至Ｔ４１６がその各々
の回路Ｌｌｏｌ乃至Ｌ４１６とそれに連合した線路装置
ＬＵｌｏｌ乃至ＬＵ４１６に接続されている。

すべての端子装置は５０ボーの非同期変調速度で働くも
ので、国際テレックス標準規格に基づく文字構造と信号
構造を使用するものとする。

これはすべての文字信号が７つの２進文字エレメントか
らなり、第１のものは始動エレメントで、最後のものは
停止エレメントで、５つの中間のエレメントが情報搬送
データエレメントをなしていることを意味する。

この標準規格構造はまた最初の６つのエレメントの各各
の公称の長さが２０ミリ秒の単位時間間隔に対応し、停
止エレメントは通常１．５×単位時間＝３０ミリ秒と長
くなっていることを意味する。

したがって公称の文字速度は毎秒５０／７．５＝６．６
７文字となる。

しかしながら１つの端子からの手動伝送では平均文字速
度はさらに低く、それは停止エレメントが時々さらに引
伸ばされるということによって著しくなる。

したがって典型的な伝送の非同期法では文字エレメント
の位相位置が同じ文字の他のエレメントの位相位置にの
み相関しており、受信機はエレメント位相を各開始エレ
メントから得て、各停止エレメントの間に待合わせ条件
に変化させなげればならない。

１６の線路装置、即ち、ＬＵｌｏｌ乃至 Ｌ０１１６の各々はマルチプレクサユニットＭＵＸ−１
とデマルチプレクサユニットＤＥＸ−１に接続されてお
り、その目的は選択されたタイムスロットの間に１つの
回路を入力母線ＭＵＢと出力母線ＤＥＢを通して接続す
ることである。

マルチプレクサユニットＭＵＸ１−４は全体で入力信号
の値に対するサンプリング装置ＳＡを構成し、デマルチ
プレクサユニットＤＥＸ１−４は全体で出力信号の値に
関する指示値を各線路装置の再生装置ＲＡに伝送するた
めの読み出し装置ＵＡを構成している。

それらについては後にさらに詳細に説明する。

線路装置は再生装置の他にその線路で使用される信号表
示と交換機側で使用される信号表示との変換のだめの従
来の型の回路をそなえている。

母線ＭＵＢとＤＥＢによって文字エレメントが伝送され
、それらは各々ＬＵユニットを通して、サンプリングお
よび指示値の形で、アドレス計数器ＡＤＨで定められる
タイムシーフェンスによりタイミング発生器ＴＧで決定
される密度たとえばユニットエレメントと線路当り１５
で、受取られ送り出される。

第２図のタイミング図の線ａ、ｃ。ｉ、ｊを見られたい
。

呼び出し端子装置、即ちＡ加入者と、所望の他の端子装
置、即ちＢ加入者との相互接続は制御プロセッサＳＤを
そなえた制御装置ＳＵを含む中央スイッチング装置で行
なわれる。

スイッチング装置はまた出力バツファＵＢＫ接続された
バッファ記憶装置ＢＭからなり、それは中間記憶装置Ｆ
Ｍとスイッチ記憶装置ＫＭの１部分をなしており、そこ
には受取られた文字エレメントが１時記憶される他、論
理装置ＫＬによって処理される。

前記論理装置はサブユニットＭＢＬ。ＴＲＬ、ＡＲＬ、
ＳＢＬおよびＵＫＬからなり、それらはＫＭ、すなわち
ＭＢＭ、ＴＲＭ、ＡＲＭ。

ＳＢＭ、ＵＫＭの連合した記憶欄と相互活動する。

それについては後にさらに詳細に説明する。

中継交換器はさらに検出器装置ＡＡをそなえており、そ
れはサンプリング値に基づいて受取った信号の情報内容
を確立し、確立された値に応じて２進指示信号を発生す
る。

前記装置は後にさらに詳細に説明されるようにデコーダ
記憶装置ＡＫＭとデコーダロジックＡＫＬとを含む。

スイッチ記憶装置、ならびにデコーダ記憶装置とバッフ
ァ記憶装置の各記憶欄は６４０線路装置の各々に対応す
る６４の記憶位置を有し、これらの位置は各線路装置が
デコーダ記憶装置に書込み出カバソファから関連したサ
ンプリングおよび指示値の各々を読出すために呼出すと
同時にアドレスされる。

このアドレッシングは循環的におこなわれ、アドレッシ
ングサイクルはすべて、中間記憶装置から読出し装置へ
の読出しを早めるのに、おのおのが５ステツプからなる
１６シークエンスに分割されている。

５ステツプの最初の間４つの指示値がバッファ記憶装置
ＢＭから出力バッファＵＢへ伝送され、その各々は各１
００ライングループ、たとえばＬＵｌｏｌ、Ｌｕ２Ｏ３
゜Ｌｕ２Ｏ３，Ｌｕ２Ｏ３の１つの線路装置の各々に関
連している。

間じシーフェンスの他の４ステツプの間にこれらの線路
装置のアドレッシングが行なわれ、サンプリングおよび
指示値が母線ＭＵＢとＤＥＢの各々を通してそれらに伝
送される。

これは第２図の線す乃至ｆによって分る。Ａ加入者の端
子、たとえばＴ１０１が休止位置にある時、アドレッシ
ングステージＮｏ、１０１の間に母線ＭＵＢに生ずるサ
ンプリング値は２進値「０」を表わす。

呼出しを受は取ると状態は２進値「１」に変化し、その
結果デコーダロジックＡＫＬが駆動され、デコーダ記憶
装置ＡＫＭの対応する位置の事象に関する情報を気憶す
る。

１ユニット間隔に対応する１５のサンプリング値が記録
された後、そのエレメントの情報内容が評価される。

もしそれが「１」であればそれは論理ユニットＭＢＬを
通して受信バッファＭＢＭ中のＡ加入者の記憶位置に転
送され、その後次のユニット間隔が走査される。

受信バッファにはテレックス文字の長さに対応する７つ
の信号エレメントが記憶され、もしすべてが「１」であ
れば状態レジスタＴＲＭ中のＡ加入者の記憶位置を更新
するために呼出し指示が論理ユニットＴＲＬへ転送され
、同時にＡ加入者のアドレスがアドレスレジスタ記憶装
置ＡＲＭの対応する位置に書込まれる。

呼出しに対する承認は制御プロセッサとは独立に、Ａ加
入者への出力データが後に述べるようにバッファ記憶装
置ＢＭに書込まれることによって「０」から「１」へ変
化されるというようにしてなされる。

呼出し指示はまた制御プロセッサＳＤにも転送され、そ
れはアドレスレジスタの情報によってＡ加入者を確認す
る。

もし制約プロセッサがＡ加入者から選択情報を受取る用
意がなされていると、まずテレックス文字「Ｇ」が伝送
バッファ記憶装置ＳＢＭ中のＡ加入者の位置に書込まれ
、そこから情報がエレメント毎にエンコーダロジックＵ
ＲＬによって取出され、それに関連した記憶装置ＵＫＭ
に記憶される。

そこから値が各文字エレメントを表わす指示パルスがバ
ッファ記憶装置ＢＭ中のＡ加入者の位置に転送され、バ
ッファ記憶装置から出力バッファＵＢを通って指示パル
スは母線ＤＥＢに供給され、Ａ加入者のタイムスロット
の間にデマルチプレクサＤＥＸＩを通して線路装置ＬＵ
１０１へ向けられる。

ここで再生装置ＲＡ１０１の助けにより指示値は線路Ｌ
１０１で伝送される文字エレメントと結合される。

全文字「Ｇ」が送信バッファから集められると、制御プ
ロセンサは信号「ＧＡ」（Ｇｏ Ａｈｅａｄ）の第２の
文字「Ａ」を書き、それもＡ加入者へ送られる。

制御プロセッサは状態レジスタに手続きのこの位相が完
了したことをしるす。

ここでＡ加入者はＢ加入者（又は特別のサービス）を示
すテレックス文字の特定の数の形の選択情報を明記され
た時間の間に送ることを要求される。

この伝送が行なわれないと、制御プロセッサは出力デー
タを「０」に復帰させてＡ加入者を払い、スイッチ記憶
装置中のＡ加入者の記憶単語を払いはじめる。

他方もし選択情報が到着すると文字はエレメント毎にデ
コーダロジックで分析され、前に述べたように受信機バ
ッファに結合され、そこから文字は制御プロセッサによ
って１時に１つづつ取出される。

Ｂ加入者を確認するために必要とする数の文字が受取ら
れると、制御プロセッサが状態レジスタの対応する位置
に入り、加入者が呼出せるか否かを調べる。

もし呼出せないならばこれが文字の数の形のいわゆるサ
ービス信号でＡ加入者に知らされ、その後Ａ加入者は払
われる。

もしＢ加入者が呼出せるならば、制御プロセッサは呼出
し状態を状態レジスタに書込み、その後バッファ記憶装
置ＢＭ中のＢ加入者の記憶位置の州カデータが「０」か
ら「１」へ変えられ、それはＢ加入者の端子、すなわち
、Ｔ４１６への呼出し信号を意味する。

線路装置ＬＵ４１６がアドレスされるシーフェンスの第
１のアドレッシングステップ、すなわち、ステージ０１
６の間、呼出し信号の指示値は出力バッファＵＢへ転送
され、そこから、アドレッシングステップ４１６０間、
それらは母線ＤＥＢとデマルチプレクサＤＥＸ４を通し
て線路装置ＬＵ４１６へ伝送され、組合わされて再生装
置ＲＡ４１６の連続信号になる。

応答する時、端子Ｔ４１６は中継交換機の方向に向って
「０」から「１」へ桁送りをし、それは解説された後に
受信バッファを通して制御プロセッサに通知される。

制御プロセッサは両加入者の送信バッファ位置に貫通接
続（ｃｏｎｎｌｃｔ ｔｈｏｕｇｈ）メツセージ「ＣＴ
」を書込み、この信号が伝送され終った時にそのことが
状態レジスタにしるされ、同時にアドレスレジスタの情
報が変化される。

これまでアドレスレジスタ中の各加入者の記憶位置はそ
れ自体の線路装置によってアドレスされてきたのである
が、貫通接続状態ではこれらのアドレスは逆にされる。

さらに貫通接続の結果デコーダで解読された文字エレメ
ントはエンコーダ記憶装置に記憶するためにエンコーダ
へ直接伝送される。

しかし受信バッファはＡまたはＢ加入者のいずれかから
のクリヤ信号を検出できるようにすべてのエレメントを
受信し続ける。

アドレスレジスタのアドレスを逆にする結果、Ａ加入者
の記憶位置におけるエンコーダ記憶装置を読出した指示
値をバッファ記憶装置のＢ加入者記憶位置に書込むこと
も、その逆も可能である。

したがって貫通接続は伝送のタイムスロットをスイッチ
記憶装置からバッファ記憶装置へ変えることによって行
なわれる。

クリヤ要求はいずれかの端子から「０」を連続して伝送
することからなる。

受信バッファが「０」エレメントのみの文字を見つける
と、これは状態レジスタにしるされ、一方制御プロセッ
サは関連したアドレスを確認する。

両方の端子はクリヤされ、アドレスレジスタの関連した
記憶位置はゼロにされる。

上述の接続およびクリヤのプロセス自体は本発明の目的
となるものではないが、中継交換機のオペレーションモ
ードのより完全な描写を行なうためにここに述べたもの
である。

計算機は電気通信で使われているリアルタイム計算機の
任意の型のものでよい。

単一加入者線路から到着するテレックス文字の分析をす
る装置であって、既知の型のサンプリング装置を通して
文字エレメントが供給される分析装置を説明することに
よって、本発明の基本原理を最も簡単に説明する。

第３図は簡単な論理素子と合成論理回路とからなる分析
装置を示している。

後者は２進計数器とデコーダとからなり、そｍま標準化
された型の普通に入手可能なＩＣ回路、たとえば５Ｎ７
４１６１および５Ｎ７４１５４によって実現できる。

前記装置は４ビット合計回路ＳＫ１ならびに関連した制
御ロジックＫＬをそなえたデコーダＡＫ１とを含む刻時
パルス計数器ＫＲ１３ビット合計回路ＳＫ２ならびに関
連した制御ロジックＡＬをそなえたデコーダＡＫ２とか
らなるアキュームレータＡＣ１および３ビット合計回路
ＳＫ３ならびに関連した制御ロジックＥＬをそなえたデ
コーダＡＫ３を含むエレメント計数器ＥＲからなる。

第３図の装置はさらに読出しゲートＩＬと復帰ゲートＲ
Ｌとをそなえている。

３つの計数器は第１図のタイミング発生器ＴＧから線路
ＫＰを通り各合計回路の入力Ｃで受取られる刻時パルス
によって進められる。

進みはＳとＲでしるされた他の２つの入力の制御状態に
依存して、入力Ｓの２進状態「１」は合計回路がその内
容に値１を加え、他方人力Ｒの状態「１」は合計回路を
ゼロにするようにして行なわれる。

各入力の２進状態「０」は刻時パルスが回路を駆動する
のを妨げる。

各デコーダの助けにより各々の合計回路に記録された２
進数が読出される。

デコーダ出力で示される値はそれらが２進状態「１」で
ある場合について第３図に１０進数で示されている。

前記装置の簡単な論理素子はそれ自身公知のＡＮＤゲー
トに１．に３．Ａ１．ＩＬ、ＲＬ。

Ｅ２またはＯＲゲートに２．Ａ２．Ｆｌからなり、その
各々は２つから４つの入力を有し、その１つまたは２つ
は反転している。

反転は小さい丸印（○）でしるされており、その入力の
駆動条件は「０」であることを意味している。

これらゲートで形成されるゲート回路は入力ＭＵＢと出
力ＡＣＵに接続されている。

加入者線路で受取られる文字エレメントの２進値を表わ
すサンプリングパルスはＫＰの刻時パルスと時間を合わ
せてＭＵＢに到着し、各文字エレメントの分析された値
に関する指示信号はＡＣＵに供給される。

この装置の機能は第４図のタイミング図を参照して説明
される。

同図の線ａには線路ＫＰの刻時パルスが示されており、
線すには加入者線路から到着するテレックス文字が示さ
れており、線Ｃには線路ＭＵＢで得られるサンプリング
パルスが示されている。

図から分るように線すのｒＡＪ状態は線Ｃの２進値「１
」を表わしている正のパルスで再生され、それは線ａの
パルスと時間が合っている。

該パルスの繰返し周波数は７５０Ｈｚ、すなわちテレッ
クス文字のユニットエレメントの１５倍である。

この例では「ｚ」から「Ａ」状態への最初の転換の後に
続く開始エレメントがゆがめられた形で受取られた、す
なわち点線で示されているようにエレメントはその一部
分で極性の間違いを有し、正常な場合よりも持続時間が
短かかったとする。

開始位置はすべての合計回路がゼロにされた状態で、こ
れは入力ＭＵＢの状態が「０」であるかぎり継続する。

したがって論理回路ＫＬとＡＬの各々のＡＮＤゲートに
１とＡ１はＭＵＢの「０」によって直接に妨げられ、し
たがって合計回路ＳＫ１とＳＫ２のＳ入力の状態は「０
」である。

計数器ＥＲは後に述べるように計数器ＫＲとＡＣに依存
して駆動される。

上記理由により各合計回路のゼロ状態は関連したデコー
ダからの０という印をつげた出力上の状態「１」で表わ
される。

したがってＫＬ中のＡＮＤゲートに１はその入力の２つ
が駆動されており、他方次のＯＲゲートに２は今のとこ
ろ抑止されており、したがってＡＮＤゲートに３も抑止
されている。

第４図の線Ｃでみる第１番目の「１」パルスが入力ＭＵ
Ｂに表われるやいなや、回路ＫＬに必要な駆動条件が満
たされるので、合計回路ＳＫ１への入力Ｓは「１」の状
態になる。

入力Ｃに同時に表われる刻時パルスは、線ｄに示されて
いるように、ＳＫ１の位置１へのステッピングを起し、
その結果ＡＫ１からの出力０が「０」状態へシフトし、
一方出力１は「１」状態を有する。

０出力の「０」状態はＡＮＤゲートに１がブロックされ
ると同時にＯＲゲートに２が駆動されるようにする。

合計回路ＳＫ１へのＳ入力はこのようにして入力ＭＵＢ
の状態にかかわりなく「１」状態を有するので、第４図
の線ｄによってＳＫ１は刻時パルスと時間を合わせてス
テップする。

第４図の線ｅに示されているように「１」状態がＯＲゲ
ートＡ２を通してＡＮＤゲートＡ１の反転入力の１つに
供給されるので、合計回路ＳＫ１が位置０または１にあ
るかぎりＡＬのＡＮＤゲートＡ１はブロックされている
。

Ａ１の他の反転入力はデコーダＡＫ２の６としるされた
出力からの「０」で駆動される。

Ａ１の非反転入力は入力ＭＵＢの「１」パルスで駆動さ
れ、ＳＫ１が位置２に達して抑止条件が消えた時合計回
路ＳＫ２への入力Ｓは「１」状態を有するので、線ｆに
みられるようにＳＫ２は位置１ヘステツプされる。

次の３刻時パルス間隔の間ＭＵＢには「１」パルスはな
いので、合計回路ＳＫ２はステップされないが、ＳＫ１
はステップされて位置６になる。

次の刻時パルスからＭＵＢにはふたたび「１」パルスが
あるので、両方の合計回路とも先ヘステップされる。

しかしながら５ステツプの後、ＡＮＤゲートＡ１を刻時
するデコーダＡＫ２の出力６で「１」状態が達成される
ので、ＳＫ２はこの位置にとどまり、一方合計回路ＳＫ
１は先ヘステップされる。

それが位置１３に達した時第４図の線ｅに示されている
ようにＡ１に抑止条件が再現する。

位置１４で出力６の状態が、第４図の線ｇに示されてい
るように、この場合「１」のデコーダＡＫ２からＡＮＤ
ゲートＩＬを通して出力ＡＣＵにゲートされる。

合計回路ＳＫ１とＳＫ２のＲ入力に「１」状態が、また
同時にＳ入力の抑止が得られるので、回路ｄ次の刻時パ
ルスでゼロにされる。

さらにＡＮＤゲートＥ２がデコーダＡＫ３の出力６から
反転入力に「０」を受け、デコーダＡＫＩの出力１４か
ら非反転入力に「１」を受けるのと同時にデコーダＡＫ
２の出力６からＥＬのＯＲゲートＥ１に「１」状態が供
給されるので合計回路ＳＫ３が先ヘステップされる。

ＳＫ３のステツピングにより第４図の線りに示されてい
るようにＡＫ３の出力０の状態は「１」から「０」へ桁
送りされる。

したがって位置は今や合計回路ＳＫ１とＳＫ２がふたた
びゼロにされているが、合計回路ＳＫ３はゼロの位置に
なされているのでＳＫ１のＳ入力はＯＲゲートに２の反
転入力の１つの駆動条件により今や「１」状態を有し、
したがってＳＫ１はデコーダＡＫ１の出力０または入力
ＭＵＢの状態に関係なくステップされる。

したがって上述のプロセスは週期的に繰返され、各サイ
クルはＡＫ３の出力０の状態が０であるかぎり１５刻時
パルスからなる。

６サイクルが完了した時合計回路ＳＫ３は位置６ヘステ
ツプされ、それは停止エレメントの開始をしるす。

そこでデコーダＡＫ３の出力６は第４図の線ｉの高い方
のレベルで示されているように状態「１」を有し、それ
によってＥＬのＡＮＤゲートＥ２が抑止され、復帰回路
ＲＬはその駆動条件の１つが満たされる。

したがって合計回路ＳＫ１が次に位置１４に達した時、
合計回路５に３０入力Ｓは「１」状態を有しない。

むしろＲＬが今や駆動されているので、線ｊに示されて
いるように、ＳＫ３の入力Ｒは「１」状態を有し、その
ためＳＫ３は次の刻時パルスでＳＫ１とＳＫ２と同時に
ゼロにされる。

第４図の線りとｉによればデコーダＡＫ３の出力の状態
は桁送りするので出力０は「１」になり、出力６は「０
」になる。

このようにして分析装置はもとの状態にもどり、次の文
字の開始エレメントを受取る用意がなされている。

第４図の右端にはそのようなエレメントの開始と新しい
分析サイクルの開始が示されている。

上述の場合開始エレメントの正の指示が得られるものと
仮定されている。

しかしながらもしエレメントのゆがみがかなり太きかっ
たり、あるいは受取った「Ａ」状態が開始エレメントを
全く表わさずむしろわずかの擾乱からなっている場合、
アキュムレータＡＣは第４図の線ｅの低い方のレベルで
定められる合計時間の間に位置６を達成するための十分
な数の「１」パルスを計数することができない。

したがって刻時パルス計数器ＫＲが位置１４に達した時
ＥＬのＡＮＤゲートＥ２は駆動されないので、エレメン
ト計数器ＥＲはステップされない。

その結果分析装置はその始動位置にもどってしまう。

本発明の分析装置は多数の入力加入者線路を時分割原理
で取扱うための中継交換器の中央集中化された装置に特
に適している。

そのような組立体の１例は第５図に示されており、その
分析装置は分析が進んでいる間者入力線路に関するデー
タが記憶されるデコーダ記憶装置ＡＫＭと、ＡＫＭに記
憶されたデータを処理して分析がなされるデコーダロジ
ックＡＫＬとを含む。

第５図で分るようにデコーダ記憶装置は５つの部分ＫＲ
Ｍ、ＡＣＭ、ＥＲＭ、ＥＶＭ、ＦＢＭに分れており、そ
の各々は各入力線路に対する記憶装置を有する。

記憶装置は週期的に、線路ＡＤＢのアドレス情報によっ
て各加入者線路から得られるアンプリング値の線路ＭＵ
Ｂへの到着と時間が合わされてアドレスされる。

記憶装置の５つの部分は同数の論理部分ＫＲＬ、ＡＣＬ
、ＥＲＬ。

ＥＶＬ、ＦＢＬに対応し、それらは各アドレッシングス
テップの間アドレスされた記憶装置から記憶装置の各部
分にデータを読込み、処理を行ない、同じ記憶位置にデ
ータを書込む。

組合せＫＲＭ／ＫＲＬは第３図の制御ロジックＫＬをそ
なえた刻時 制御ロジックＡＬをそなえたアキュムレータＡＣに対応
し、ＥＲＭ／ＥＲＬは制御ロジックＥＬと復帰ロジック
ＲＬをそなえたエレメント計数器ＥＲに対応する。

第５図の他の部分のうち組合せＥＶＭ／ＥＶＬはエレメ
ント値レジスタを形成し、ＥＢＭ／ＦＢＬはフラッグピ
ットレジスタを形成する。

前者は各分析サイクルの後に各々の文字エレメントの値
を記憶するために使用され、後者はエレメント値が記憶
されたことを意味する分析サイクルが完了したことを指
示するために使用される。

各レジスタは各々の出力を有し、それは第５図では共通
にＡＫＵで示されており、これらの出力を通して分析さ
れた文字エレメントに関する情報は第１図に示されてい
る制御装置ＳＵに転送され、そこで受信バッファの論理
ユニットＭＢＬにより、情報は記憶装置ＭＢＭの加入者
線路の入力の各々に関連した記憶位置に前に説明したよ
うにして記憶される。

上述のごとくデコーダ記憶装置の５つの部分の各々は入
力線路の各々に対する記憶位置を有する。

これら５つの記憶位置は全体で１つの記憶単語を構成し
、そのうち４ビツトがＫＲＭの部分に割当てられ、３ビ
ツトが各々ＡＣＭとＥＲＭに割当てられ、１ビツトが各
々ＥＶＭとＦＢＭに割当てられている。

論理ユニットＫＲＬ、ＡＣＬ、ＥＲＬは第３図の装置と
同じ構成要素で作られているけれども、合計回路ＳＫ１
．ＳＫ２．ＳＫ３が前記記憶単語の各ビットを並列読込
みするための入力をそなえていなければならない点が少
し違っている。

すでに示した並列出力は処理されたデータを記憶装置に
ふたたび書込むために使用される。

エレメント値ロジックＥＶＬは分析されたエレメントの
２進値をエレメント値記憶装置ＥＶＭに書込むための、
第３図のゲートＩＬに対応するゲートと、各記憶単語の
アドレッシングに時間を合わせてエレメント値が記憶装
置から読出されて供給される双安定フリップフロップと
をそなえている。

ＥＶＭへの書込みが行なわれたことを制御装置ＳＵに知
らせるために、デコーダＡＫＩの出力１４から記憶装置
の入力への直接接続を通して２進値「１」がフラッグビ
ット記憶装置ＦＢＭに同時に書込まれる。

このフラッグビットを読出すためにフラッグビットロジ
ックＦＢＬはＥＶＬのフリップフロップと同期して働く
双安定フリップフロップをそなえている。

第６図は第３図で特別にわくでかこんだ回路の改良され
た問題解決を示している。

上述の装置に対する差は主として論理回路ＣＬとＤＬを
加えた点にある。

他の差は前記回路で起る状態に設計を適合させた点にあ
る。

たとえばデコーダＡＫ１はデコーダされた数に対するい
くつかの出力が付加されており、合計回路ＳＫ１は新し
い回路ＣＬがらも復帰ができるように復帰入力の前にＯ
ＲゲートＯＧがそなえられている。

新しい設計においてはデコーダＡＫ２は１０進数（０）
と（３）の出力を有しているので、同時に合計回路ＳＫ
２を１段減らすことができた。

さらにＳＫ２は新しい制御人力りをそなえており、それ
は入力Ｓのかわりの役をはたして合計回路の反転を含ん
でいる。

このようにして入力Ｓが高い方のレベルを有しＤが低い
方のレベルを有するときに刻時パルスＫＰの加算が行な
われ、逆の場合は減算が行なわれる。

制御ロジックＡＬは原理的には前に述べたのと同じ機能
をはだすのであるが、ここではＯＲゲートＡ２が６個の
入力を有し、ＯＲゲートＡ３が付加された新しい形をと
っている。

監視ロジックＣＬはＡＮＤゲートからなり、それによっ
て刻時パルス計数器ＫＲは最初の分析位相の後に復帰さ
れる。

ＡＮＤゲートＤ１とＯＲゲートＤ２からなる制御ロジッ
クは前記の最初の分析位相の間にアキュムレータＡＣの
中で減算がなされなければならない時アキュムレータＡ
Ｃを反転する機能をはたす。

その機能は第７図のタイミング図によって最も良く説明
できる。

同図の線ａには線路ＫＰを通って到着し、３つの合計回
路の入力Ｃに入る刻時パルスが示されている。

線すにはたとえば加入者線路を通ってテレックス中継交
換機に達する信号の１例が示されており、線Ｃには刻時
パルスと同期しておりテレックス信号の状態「Ａ」で生
じる２進値「１」を表わす正のサンプリングパルスが示
されている。

これらのサンプリングパルスは分析装置に線路ＭＵＢを
通して供給され、そこでＡＮＤゲートに１．Ａ１．Ｄ１
の各々の入力に導かれる。

最初の２つと対照的に、Ｄ１の入力は反転しているがこ
れは「１」パルスが他の入力の状態に関係なくこのゲー
トを抑止することを意味し、そのため出力は２進状態「
０」になる。

したがって合計回路５に２０制御人力りはＭＵＢに「１
」パルスが生じた時駆動されない。

他方制御人力Ｓはもし同時に２進「０」がゲートＡ１の
２つの反転入力に供給されると駆動される。

休止位置ではすべての合計回路はゼロにされているので
、デコーダはその（０）出力の高い方のレベルまたは２
進の「１」を有し、他の出力には低い方のレベルまたは
２進の「０」を有する。

したがってＯＲゲートＡ２のすべての入力は状態「０」
で、それはＡ１の左側入力の状態を「０」にする。

右側の入力はデコーダＡＫ２から直接「０」になる。

同じようにして入力Ｓは前に説明したように正のサンプ
リングパルスによりＫＬからの合計回路５に１（第３図
の線路ＫＳを通して）で駆動される。

線ｄにはすべての刻時パルスおよび図から分るように線
Ｃの第１のパルスがＫＲで計数を開始した後の刻時パル
ス計数器の状態が示されている。

ＡＫｌの出力０−３はどれもゲートＡ２に接続されてい
ないので、線ｅに示されているように、ゲートＡ１は最
初の４亥持パルス間隔の間にその左側入力へ「０」状態
を受取り、したがって入力ＭＵＢからの「１」パルスは
ＳＫ２の入力Ｓに通過できる。

これは第７図の線ｆに示されている。

第１のサンプリングパルスと同時ＳＫ２はＫＰから刻時
され、線ｇにしたがつて数値１へ進む。

ゲートＤ２はＡＫＩの出力１−３に接続されているので
、ゲートＤ１は線ｈに示されているように刻時パルス間
隔１−３の間に動作条件が満たされる。

始動条件にしたがってエレメント計数器はゼロにされて
いるので、線ｉに示すように、ＡＫ３の（０）出力（第
３図の線ＥＤ）から２進の「１」が受取られ、上述のよ
うにアキュムレータは（０）の位置にされたままなので
、低いレベルがＡＫ２の（０）出力から受取られ、別の
２つの開始条件がＤｌに満たされる。

しかしながらＫＰからの次の刻時パルスで正のサンプリ
ングパルスが生じ、Ｄｌはそのパルス時間の間抑止され
ている。

これは第７図のｊに示されており、したがってそれによ
れば合計回路ＳＫ２への制御人力Ｄは刻時パルス間隔１
，２，３の間「１」状態を有するが、短時間で刻時パル
ス２０間に「０」になる。

同時に線ｆに示されているように「１」パルスＡ１から
制御人力Ｓに受取られ、したがって線ｇから分るように
アキュムレータが数値２に進められ、一方刻時パルス計
数器も線ｄにしたがって数値２に進められる。

第７図の線ｂによれば２通信号は刻時パルス間隔２０間
に「Ｚ」状態にもどり、次の６つのサンプリングの時そ
のままでいる。

線Ｃから分るように今や正のサンプリングパルスはなく
、それはまたゲートＡ１からの駆動パルスも同時にない
ことを意味している。

線ｆを参照されたい。かわりに線ｊによればゲートＤ１
は今や駆動状態となり、合計回路ＳＫ２はＳＫ１が４に
進む時間の間に０へもどされる。

線ｄとｇとを参照されたい。この位置で「１」状態がＡ
Ｋｌの出力４からゲートＡ２を通してゲートＡ１の反転
入力の１つに受取られ、その結果後者は次のサンプリン
グの時に生ずる「１」パルスを抑止する。

すでに述べたように回路ＤＬは刻時パルス間隔１，２，
３の間のみ駆動されるので、線ｊに示されているように
、ＳＫ２の入力Ｄへの駆動信号もまた「０」状態にある
。

ＡＫｌの出力４も各ゲートＣＬとＡ１の入力に接続され
ている。

ＡＮＤゲートＣＬはまた他の入力に「１」状態を有して
おり、エレメント計数器はまだ位置（０）にあり、アキ
ュムレータは丁度位置（０）になったところなので、線
にとｌの各々に示されているように、ＣＬの出力したが
ってＳＫ１の入力Ｒは「１」状態を有する。

Ａ１はＯＲゲートなので線ｍに示されているように信号
は単にＳＫ２の入力Ｒへ通過する。

この結果ＫＲとＡＣの両方とも次の刻時パルスでゼロに
され、第７図のように分析装置は休止位置へもどる。

多数の刻時パルス間隔の後練Ｃにより分析装置の入力Ｍ
ＵＢに線ｂのごとく信号の新しい「Ａ」状態に対応して
ふたたび正のサンプリングパルスが生じる。

この「Ａ」状態への転換は加入者線路に到着するテレッ
クス文字と関連した開始エレメントの始まりをしるす。

この場合１対のサンプリングパルスの後「Ｚ」状態への
復帰が行なわれるがただ短時間の間である。

したがってアキュムレータの内容は刻時パルス計数器が
位置４に達した時０ではない。

線ｇによれば数値は２である。一方ゲートＡ３は線ｍに
よ２ふたたび復帰信号を合計回路ＳＫ２へ通し、ゲート
ＣＬは今や抑止されるので、線にとｌにより復帰信号は
ＳＫ１に達しない。

したがって刻時パルス間隔５からと同じようにアキュム
レータは（０）から再始動する。

時間間隔５−９の量線ｅにより「０」状態がゲートＡ２
かも得られ、正のサンプリングパルスがＳＫ２で合計さ
れる。

しかし後者が数値３に達した時、Ａ１の右側の入力が高
いレベルを有し、したがって駆動信号は線ｆにより低い
ままなので計数は中断される。

これは間隔３では、ステッピングが中断なく進んでいた
ので、すでに達成されている。

最大２のサンプリングパルスは指示された時間間隔５−
９の間に結果に影響することなく生ずることができない
。

残りの刻時パルス間隔１０−１４の間、デコーダＡＫ１
の出力１０−１４の１つから「１」状態がゲートＡ２に
達するので、アキュムレータは抑止される。

第７図の線ｌとｍから分るように、位置１４で駆動信号
は合計回路ＳＫ１とＳＫ２のＲ入力で受取られる。

同時に駆動信号が読出しゲートＩＬとエレメント計数器
ＥＲに伝送される。

前に説明したようにしてＫＲとＡＣはゼロにされ、同時
にアキュムレータの状態は読出され、エレメント計数器
は１にステップされる。

線路ＥＤの状態は今や線ｉにより「０」なので、ゲート
Ｄ１とＣＬはその後抑止される。

したがってアキュムレータは反転されず、刻時計数器は
位置４でゼロにされない。

線すには開始エレメントに続く「Ｚ」極性のデータエレ
メントが非常にゆがめられているのでアキュムレータは
刻時パルス５によって（０）に復帰する前にまず３へ進
むことができ、その後合計時間間隔５−９の間にふたた
び２へ進む。

前の理由によりアキュムレータは位置１４の読出しに指
示される「Ａ」状態に対して数値３に達しなければなら
ず、したがってこの場合「Ｚ」パルスは正しく解釈され
る。

【図面の簡単な説明】

第１図は本発明の分析装置が都合よく使えるテレックス
信号のスイッチングのための移動交換機を示している。 第２図は移動交換機のオペレーションモードな示す多数
のタイミング図を示す。 第３図は別の発展により別の形とすることのできる回路
をわくの中にそなえている本発明の装置の回路図である
。 第４図は前記装置の機能を示す多数のタイミング図を示
す。 第５図は第１図の分析装置を実施するブロック図を示す
。 第６図は別の発展による第３図のわくの部分の形を示す
。 第７図は別の発展にもとづく装置の機能を示す多数のタ
イミング図を示す。

Claims (1)

【特許請求の範囲】
1. １ 既知の文字構造と既知の公称通信速度とを有する非
   同期データ信号を伝送するための中継交換機内で、前記
   データ信号が刻時パルスと同期してデータパルス当り数
   回サンプリングされるようになっている前記中継交換機
   のための中継交換機用分析装置において、１つのデータ
   パルスの間に生ずる刻時パルスを合計するための第１の
   合計回路ＳＫ１と前記合計回路の特定の位置で指示信号
   を出力する第１のデコーダＡＫ１とをそなえた刻時パル
   ス計数器ＫＲと、前記第１のデコーダＡＫ１からの指示
   信号で定められる時間間隔の間所与の２進値「１」のサ
   ンプリングパルスの数を計数する第２の合計回路ＳＫ２
   と前記第２の合計回路が特定の計数位置に達した時に指
   示信号を出す第２のデコーダＡＫ２とをそなえているア
   キュムレータＡＣと、データパルスの初めの位相と終り
   の位相において刻時パルスと一致するサンプリングパル
   スを加算から除くために前記第１のデコーダＡＫ１から
   の前記指示信号が得られない場合にのみ前記アキュムレ
   ータＡＣへのサンプリング信号の通過を許す制御ロジッ
   クＡＬと、前記第１の合計回路ＳＫ１がデータパルスの
   最終位相に対応する位置に達した時に前記第２の合計回
   路ＳＫ２が前記特定の計数位置に達したか否かに依存し
   てデータパルスの２進値を指示するために２進信号を出
   すための第１の論理回路ＩＬとを設けたことを特徴とす
   る前記中継交換機用分析装置。