JPS58114623A - デイジタル−アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はディジタル−アナログ変換回路に関し。

特にモノリシック集積回路構成に適用して好適なディジ
タル−アナログ変換回路に関する。

（背景技術） 周知のようにディジタル−アナログコンバータ（以下Ｄ
ＡＣと呼ぶ）は広い用途をもっている。

集積回ｌ＃％（ＩＣ）構成のＤＡＣの１つの形式は。

Ｒ−２Ｒ抵抗ラダ一回路網を含んでいる。かかるラダー
回路網によれば、電流が回路網の第１の岐路に発生され
、以下順次続く岐路を通る電流は２：１の比率で減少し
て行く、かくしてラダー回路網はその岐１２ｉＫバイナ
リ−の重みをもつ電流（これを２進化された電流と呼ぶ
）を発生する。

ラダー回路網の各岐路に発生されるバイナリ−の重みを
４つ’ＩＩｍはそれぞれスイッチに結合される。

各スイッチは変換すべきディジタルワードの対応するピ
ットに選択的に応動して動作又は非動作状態にされて電
流を当該ビットの論理状態に応じて選択的に出力バスに
結合又は非結合する。かくしてバイナリ−の型入をもつ
電流は出力バスに選択的に結合され、これによって出力
バスを通じて変換すべきディジタルワードに比例する結
果電流を発生するように組合される。ＤＡＣに対する解
偉度の要求が増えると、これに応じて変換すべきディジ
タルワードのビット数が増大し、Ｒ−２Ｒ抵抗ラダ一回
路網の第１の岐路に発生する電流の精度がこれに応じて
一段と厳格になる。例えば上述・　１、ｉ。

のＦｔ−２Ｂ抵抗ラダー回路網を用いた１２ビツトのＤ
ＡＣにおいて、その第１の岐路の抵抗のＮ度がその理想
値の０．０２（嘩〕以内の精度を保持されなければなら
ない。

Ｒ−２Ｒラダ一回路網の第１番目の抵抗Ｅｌｌ’求され
る高い精度を低減することを示唆する１つの技術は　２
Ｎ個の同一の電流源を用意しなければならないものであ
り、ここでＮは変換すべぎディジタルワードのピント数
である。しかし、１２ビットのり、ＡＣが要求される場
合には比較的多数の１１１５１＃が必要なので、ディジ
タルワードの下位ビット（例えば１２ビツトのディジタ
ルワードの下位９ピツト）の変換をするためにＢ−２Ｒ
ラダ一回路網を使用し、これに対してディジタルワード
の上位３ビツトの変換に８個の定電流−を使用すること
が提案されている。上位３ピツドについ・て８個の定電
流−から出力バスに選択的に結合された電流はＲ−２８
ラダ一回路網の岐路に発生する１ａと加算され、ディジ
タルワードの下位９ビツトに対応する出力バスに選択的
に結合され、これにより重ねの埋に基づいて出力バスを
通って発生される全ｔａが全１２ビツトのディジタルワ
ードに比例することになる。このような構成によれば。

８個の定ｔｔｌｔ源のいずれか１つによって発生される
ｔｆｉのレベルに誤差があれは、これがＤＡＣの精度を
低下させる。従ってこの技術の利点を十分に実現するた
めには、８個の電流源のうち選択されたものを出力バス
に結合するために用いられるスイッチ回路が当該電流源
によって発生される電流のレベルに誤差を生じさせる原
因にならないよ５にすべきである。

しかし従来提案されたスイッチング回路は所望の出力電
流を発生する際Ｋｉ［差を生じる原因になる。かかるス
イッチング回路の誤差発生源は、実際の電流源は一般に
有限の出カイ／ビーダ／スをもっているので、電流源か
ら供給される実際の電流はその出力端に供給される電圧
に比例することから起きる。提案されたスイッチング回
路によれば各電流源の出力端に供給される電圧は変換す
べきディジタルワードのビットの論理状態の関数であり
、この場合当該電流源によって発生される電流値は変換
すべきディジタルワードに対して独立ではない、さらに
出力バスを通じて正しい電流を発生する場合にこのスイ
ッチング回路と共に生ずる他の誤差発生源は、各電流源
によって供給される電流が変換すべきディジタルワード
に対応する複数０別個０電気的通路を通９て出力″′に
通過　　　　　　ｊしていることから起る。各電気的通
路はアクティブなＮＰＮ）ランジスタを含み、この場合
別個のの電気的通路にあるトランジスタが異なるの（エ
ミッタ電流対コレクタ電流の利得比）を有し、またディ
ジタルワードのビットが当該トランジスタのペース電極
に流れかつ電流源によって発生される電流がその通路に
あるトランジスタのエミッターコレクタ電極を通って出
力バスに流れるので。

この電流源によって出力バスを通って流れる合計１１流
に実際に含まれる電流値が変換すべきディジタルワード
に応動することになる。さらに提案されたスイッチング
回路は変換すべきディジタルワードに応じたレベル変化
をするトランジスタのペース電極に対するるイツチング
信号を発生し、これにより信号レベルに比較的大きな変
化が生じたとぎ、この信号に応動するトランジスタのス
イッチング時間が大きくなる。

（発明の概要） 本発明によるディジタル−アナログ変換回路は。

スイッチング回路網が変換すべきディジタルワードに従
って複数の定電流源の選択された１つ又はｌｉｅを出力
バスに選択的に結合又は非結合して出力バスを通じて当
該ディジタルワードに対応するレベルをもつ出力電流を
発生する。回路網は、ディジタルワードの複数のビット
を選択的に組合せてｌｌｌ１！にの制御信号を発生しそ
の少くとも１つの制御信号をディジタルワードの複数の
ビットに対応させる論理回路と、Ｉｌ数のスイッチング
トランジスタを有し、各スイッチングトランジスタは複
数の制御信号のうちの対応するものに結合された制御（
すなわちペース）電極と、複数の定電流源のうちの対応
するものに結合される＠１の（すなわちエミッタ）電極
と、出力バスに選択的に結合される第２の（すなわちコ
レクタ）電極とを鳴し。

電流源はこれに結合されたトランジスタの制御電極に導
かれた制御信号に応じて選択的に出力バスに結合又は非
結合される。

本発明によれば、論理回路網はほぼ等しいスイッチング
レベル変化をする複数の制御信号を発生する。また各電
ｆＩＬ酸から供給されるＩＩＩＥＥは紮候すべきディジ
タルワードとほぼ無関係であり、これにより当該電流伽
によって発生される１１：諏のレペルに対する出力イン
ピーダンスの影響が変換すべぎディジタルワードとほば
無関係になる。さらに各定電流源は、変換すべきディジ
タルワードに応じて出力バスに結合されたとき、この結
合を命令するディジタルワードとは無関係に複数のスイ
ッチングトランジスタのうち常に同一のトランジスタを
通る。このような構成によって各電流源によって発生さ
れる電流のレベル及びトータル出力電流に対する貢献度
は変換すべ、きディジタルワードとは無関係になり、ま
た出力バスを通つ１流れるトータル電流に対する電流レ
ベルの関係も変換すべきディジタルワードとは無関係で
ある。

本発明の好ましい実施例においては、論理回路網は第１
の複数の論理ゲートを含み、各論理ゲートはディジタル
ワードの少なくとも１つのビットに結合されてＡＮＤ論
理関係及び当該ビットに対する補数論理関数を演算する
。この論理ゲートはそれぞれ第２の複数の電流源のうち
の対応する電流源に結合される。基準電流源は抵抗を通
じてバイアス電圧に結合され、この抵抗の両端に基準電
流源によって発生されたＷ＊に比例する基準１圧を発生
する。基準電流源は熱的Ｋ及び電気的に第２の複数の電
流源と整合されている。第２の複数の電流源はそれぞれ
論理ゲートに含まれている抵抗を通じてバイアス電圧バ
スに直列に結合されている。論理ゲートに結合されたデ
ィジタルワードのビットに応じて、抵抗はこのゲートに
導かれたディジタルワードのビットの論理状態を表わす
論理信号を発生する。第２の複数の電流源はそれぞれ基
準電流源に整合されているので、基準を流源に結合され
ている抵抗は論理ゲートに含まれている抵抗の−に選定
され、これによりこのゲートの抵抗によって発生される
論理信号の状態はその論理信号のレベルが基準電圧より
高いか又は低いかによって決定される。第２の複数の論
理ゲートには第１の複数の論理ゲートによって発生され
る論理信号が与えられてこの論理信号に基づいてＮ０Ｆ
（及び０Ｒｆｉ算をする。第２の複数のゲートはそれぞ
れスレシホールドレペルｔＥをもち、基４市圧は第１の
複数の論理ゲートによって発生される。

絶２の複数のゲートはスイッチングトランジスタに約す
る制御信号を発生する。各制御信号の論理状物は、第１
の複数の論理ゲートによって第２の複数の論理ゲートに
与えられる論理信号のレベルと基準電圧のレベルとの関
係によって決まる。このようにして、制御信号の論理状
態の発生に用いられるスレシホールドレベルは、上述の
ように第２の複数の１１流源に熱的及び電気的に整合さ
れている基準電ｆＩＬ源によって発生される。

（実施例の説明） 以下図面について本発明の一実施例を詳述する。

第１図において、１２ビツトのディジタル−アナログ変
換回Ｍ（ＤＡＣ）１０が示され、このＤＡＣｌｏは、基
準電圧源＋ＶＲ，，にｆＪ場合＋１０（Ｖ））に結合さ
れた基準抵抗１６でなる基準電流源１４と、＠算増幅器
１８と１図示のように基準抵抗２２を通、る基準電流を
発生させるように構成されたトランジスタ２０及び抵抗
２２とを含んでなる。複数のトランジスタＱ、〜Ｑ８は
図示のようにペース電極をトランジスタ２０のペース電
極に接続されている。トランジスタＱ１〜Ｑ８のエミッ
タ１に極は対応する抵抗Ｒを通じて−Ｖｏ。［源？この
場合−１５（Ｖ））に接続されている。ここでトランジ
スタ２０のエミッタ領域（符号４ｘで表わす）は各トラ
ンジスタＱ、〜Ｑ８（符号Ｘで表わす）のエミッタ領域
の４倍であり、また抵抗２２の抵抗値は７であるので各
トランジスタＱ、〜Ｑ８のコレクタ電極を通って流れる
電流は基準電流ＩＲの１に等しくなる。かくしてトラン
ジスタＱ、〜Ｑ８は複数この場合８個の定電流源Ｉ、〜
１８を構成している。

定電流源１．〜Ｉ７はそれぞれ７対のスイッチングトラ
ンジスタＱａ・Ｑａ′〜Ｑ、、Ｑ、、’の対応するもの
に接続され、電流源工、はＦｌ−２Ｂ抵抗ラダーディジ
タル−アナログ変換回Ｗ８ＣＤＡＩＣ）部３［１に接続
されている。スイッチングトランジスタＱａｌＱａ′〜
Ｑｇ、Ｑｇ′　のペース電極は制御ライフ２７ａ。

２７ａ’〜２７ｇ　、　２７ｇ’を通じてインクリメン
トＩｔｍ埋部２６に接続されると共に１等しい値のバイ
アス抵抗ＲＢを通じてバス２８に接続され逓。バス２８
にはバイアス電圧ＶＢが接続されている。各トランジス
タ対の一方のトランジスタこの場合Ｑａ〜Ｑｆ及びＱｇ
′のコレクタ電極は抵抗Ｒ８を通じて出力バス１゜に接
続され、各トランジスタ対の他方のトランジスタすなわ
ちＱａ′〜Ｑｆ′及びＱｇのコレクタ電極は出力バスエ
。Ｋ接続されている。ここでさらに抵抗Ｒがコレクタ電
極及び出力バスｌ。間に含まれている。変換すべきディ
ジタルワードの上位３ピツ）Ｂ　　、Ｂ　　、Ｂ　　（
そのうちＢ１が最上位ビ１　　　２　　３ ラド（ＭＳＢ）である）はインクリメント論理部２６に
結合される。このディジタルワードの下位ピッＦ　Ｂ　
４　Ｔ　Ｂ　ｓ　＊　Ｂ　ｓ　＊　８７　＊　Ｂ　ｓ　
＋　Ｂ　ｓ　＋　Ｂ　１ｏ　ｗ　Ｂ　１１　Ｔ　Ｂ　１
□（そのうちＢ１□が最下位ピッ）（ＬＳＢ）である）
はＲ−２８抵抗ラダ一回銘網ディジタルーアナログ変換
回路（ＤＡＣ）部６０に結合されている。

ビットＢ　　、Ｂ　　・Ｂに応動して電流ｉｌｌ、〜１
７１　　　２　　　３ のうちの選択された本のが出力バスエ。に結合され。

電流源■、〜１□の残りの本のが出力バスｌ。に結合さ
れ、これＫよりバスｌ。に結合された電流の和がディジ
タルワードの上位３ビツトに比例しかつバス１゜に結合
された電流の和が当該ディジタルワードの上位３ビツト
の補数に比例する。電流源１８は基準電流としてＲ−２
Ｒ抵抗ラダ一回路網ＤＡＣ３０（後に詳述する）に与え
られる。しかしここである、スイッチ３２８〜６２１は
それぞれ１［ｆｌＬ源ｌ、′〜１．′に結合される。こ
のスイッチ３２ａ〜６２ｉは、１に流切換えを生じさせ
るビットの論理状態に応じて選択的に出力バス１゜又は
ｌ。のいずれかに電流源を結合するスイッチ３２ａにつ
いて示したと同様の公知の電流スイッチでなる。従つ【
各電流スイッチは一対のトランジスタを含み。

その一方のトランジスタのベース電極が基４電圧■Ｂ、
（この場合１．４（Ｖ））に結合され他方のトランジス
タのペース電極が変換すべきディジタルワードのビット
に接続される。ここで−理「１」は当該スイッチに引き
込まれた電流源を出力バス１゜　　　　　　１に結合し
、また論理「０」は当該スイッチに引ぎ込まれた電流源
をバスｌ。に結合する。次Ｌｔ［ｆｉ源１．／〜１．′
によって発生されかつ出力バスｌ。Ｋ結合された電流の
和はディジタルワードの下位ビット部分（すなわちビッ
ト８４〜Ｂ１□）に比例し。

また電流源１．′〜ｌ、／によって発生されかつ出カッ
（ス耳に結合された電流の和はビットＢ、〜Ｂ１２の補
数に比例する。重ねの埋を用いれば、バス１゜のｔｆｉ
のレベルは１２ビツトのディジタルワードに比例し、ま
たバス１゜の電流レベルは１２ビツトのディジタルワー
ドの補数に比例することが分る。

インクリメント論理部２６（後に第２図について詳述す
る）はピッ）Ｂ、＋Ｂ２及びＢ３の選択組合せの論理状
態に忘じて制御ライン２７ａ、２７ａ’〜２７ｇ、２７
ｇ’上に論理信号を発生する。さらに。

制御ライン２７ａ　、２７ａ’〜２７ｇ、２７ｇ’の制
御信号は次の第１表に示されている。ここでＥ＋」は論
理相関数を表わし、「・」は論理積関数を表わし、「−
」は補数関数を表わす。

第１表 かくして論理信号は、第２表に示すようなディジタルワ
ードのビットＢ、ｌＢ２１Ｂ３に応動して制御ライン２
７ａ、２７ａ’〜２７ｇ、２７ｇ’上に発生される。

ここで、第２図について明らかにするように。

−理「１」信号が制御ライン２７　ａ−ｖ　２７　ａ’
　〜２７ｇ＝２７ｇ’に与えられたとき、ペース電極を
この制御ラインに接続しているスイッチングトランジス
タＱａ　、Ｑａ／〜Ｑｇ　−Ｑｇ’は導通状態にバイア
スされ、結合されている電流源工、〜１７が結合されて
いる出力バス１゜、１ｏＫ通過する。従って電流−１〜
工　はビットＢ、ｌＢｚ＋Ｂ、ｖｃ応動してバ７ ス１゜又は１゜のいずれかに選択的に結合され１次の第
６表に表わされるようになることが分る。

従ってピッ）Ｂ、、Ｂ２．Ｂ、の関数として、定電流＃
１１〜Ｉ、（それぞれ電流工、を発生している）からバ
スＩ。及びｌ。′Ｉｋ違って流れるトータル電流は第４
表に示すようになる。

第４表 かくしてインクリメント論理部２６は２Ｈ個のレベルの
電ｆｉ（Ｎは論理＠２６に与えられたディジタルワード
のビット数）を出力ラインエ。に結合させることにより
トータル電流がＮピントで表わされるディジタルワード
に比例することＫなる。

また電流源Ｉ、〜Ｉ７のいずれかを出力バス■。・工。

０１つに結合する当該論理部２０に与えられる２Ｈ個の
ディジタルワードのそれぞれに対応して当該電流源が常
に同じスイッチングトランジスタを通過していることが
分る。かくして例えばディジタルワード（０）１ｏ〜（
３）１゜に応動じて電流源工。

が出力バス１゜に結合され、かつ発生された各ディジタ
ルワードに応答して電流源１　が同じスイ礁 ツチングトランジスタすなわちスイッチングトランジス
タＱｄ′を通過する。同様に−して電流源工２はディジ
タルワード（２１，ｏ〜（７）、ｏに応答して出力バス
１゜Ｋ結合され、かつ発生された各ディジタルワードに
応答して電流源１２が同じスイッチングトランジスタす
なわちスイッチングトランジスタＱ、を介して出力バス
１゜Ｋ通過する。このようにすると１選択された電流源
によって出力バスの１つを通じて発生されるトータル電
流に引込まれた電流は、この選択された電流源が常に（
ロ）じスイッチングトランジスタを通って出力バスに結
合されているので、他のスイッチングトランジスタのβ
の影響を受けない。さらにトランジスタＱａ及びＱ　ａ
　／を考えるに、このトランジスタが導通していること
を無視すれば、エミッタ電極及びここではトランジスタ
Ｑ、のコレクタ電極の電圧は■、−■　と等しいことが
分る。ここで■□は導通してｌｌ いるトランジスタのペース・エミッタ間降下電圧。

約０．７［Ｖ）である。かくして電流源１．〜工、に供
給される電圧は変換すべきディジタルワードとはとんと
無関係であり、電流９１１〜１．の出力インピーダンス
が当該電流源によって実際に生ずる電流に灼して与える
影ＩＩＰは変換すべきディジタルワードとはは無関係で
ある。

第２図には、インクリメント論理回路網２６の詳細構成
がＡＮＤ−ＮＡＮＤｌｌｉｉＩ埋ゲート部４２及び０Ｈ
−ＮＯＦｔゲート部４４を含んでいることを示している
。ＡＮＤ補数補数１ゲ埋ゲート２は６個のＡＮＤゲー）
４６，４７．４８と、６個のインバータ４９．５０．５
１とを含んでいる。ゲート４６〜４８及びインバータ４
９，５．１はそれぞれ一１様の構成をもっている。ゲー
ト４６〜４８及びインバータ４９〜５１はＰＮＰ基準ト
ランジスタ５２〜５７と、ＰＮＰ入力トランジスタ５２
ａ　、５２ｂ。

５３ａ−５３ｂ、５４ａ、５４ｂ、５５ａ、５６ａ、５
７１とを含む。ＡＮＤゲート４６のトランジスタ５２．
５２ａ　、５２ｂはエミッタ電極を共通に端子６０ａＫ
接続し、ＡＮＤゲート４７のトランジスタ５３．５３ａ
、５３ｂはエミッタを共通に端子６０ｂに接続し、ＡＮ
Ｄゲート４８のトランジスタ５４．５４ａ、５４ｂはエ
ミッタを共通に端子６０ｃに接続し、インバータ４９の
トランジスタ５５．５５８はエミッタを共通に端子６０
ｄに接続し、インバータ５０のトランジスタ５６．５６
８はエミッタを共通に端子６０６に接続し、インバータ
５１のトランジスタ５７．５７ａはエミッタを共通Ｋ１
ｍ子６０ｆに接続し【いる。ピッ）Ｂ１はトランジスタ
５２ｂ、５４ｂ及び５７ｇのベース電極に結合され、ビ
ットＢ２はトランジスタ５３ａ。

５４ａ及び５６ａのペース電極に結合され、そしてビッ
トＢ　はトランジスタ５２ａ　、５３ｂ及び３ ５５ａのベース電極に結合されている。基準トランジス
タ５２〜５７のコレクタ電極は等しい値の負荷抵抗ＲＬ
を通じてバス６４に接続されている。

トランジスタ５２ａ、５２ｂ、５３ａ、５３ｂ及び５４
ａ　、５４ｂのコレクタ電極は直接バス６４に接続され
ている。トランジスタ５５ａ、５６ａ、５７ａは上述の
負荷抵抗ＲＬと値が等しい負荷抵抗Ｒ□、を通じてバス
６４に接続されている。バイアス電圧Ｖ　　＝（−Ｖｏ
。＋１．４）（Ｖ〕がバス６４に接続さ３ れている。熾子６０ａ〜６０ｆは定電流源１ａ〜１ｆに
それぞれ接続され、この定ｔＫ源はベース電極をバイア
スｔＥＥＶＢ□に接続され、エミッタ電極を＋■ｏｏＩ
源に接続された（ここで■Ｂ　２”　＋Ｖ　ｏｏ　　Ｖ
　ＢＩｔ＋ｖｏ。＝５〔■〕）トランジスタ７０〜７５
を含んでいる。基準トランジスタ７８はベース電極をト
ランジスタ５２〜５７のベース電極に接続し、エミッタ
１極をＩＩｒ流源１．’（）う／ラスタ８０を含の抵抗
の抵抗値は負荷抵抗ＲＬの抵抗値ｉである）り８０はエ
ミッタ電極をバス＋■。０に接続し、ベース電極をトラ
ンジスタ７０〜７５のベース電極に接続している。さら
にトランジスタ８ｏは１Ｇの一部に形成され、このＩＧ
ＫはＤＡＣｌｏがトランジスタ７０〜７５が形成されて
いる場所に近接して形成され、これによりトランジスタ
８ｏの温度（又は熱）及び電気特性がトランジスタ７０
〜７５の特性と整合するようになされているうかくして
トランジスタ８０のコレクタ電極を通って発生される電
流はトランジスタ７０〜７５のコレクタを通じて発生さ
れる電流とはぼ等しい。従って電圧Ｖ１／２　（約１０
０（１００（が負荷抵抗、シＬの両端に発生すれば、電
圧■、が負荷抵抗すなわち上述のようにして電流を流す
抵抗ＲＬの両端に生ずることになる。ここでビットＢ　
１参Ｂ　２　！　Ｂ　３の論理「１」信号は■Ｂ１ぴす
なわちｔ４（Ｖ））より太きい電圧によって表わされ、
また論理ｒＯＪ信号は　　　　　　１１．４（Ｖ）より
小さい電圧によって表わされる。従ってＡＮＤゲート４
６．４７．４８のいずれか１つに一対の入力トランジス
タのベース電極ｊ（与えられたビットが両方共論理「１
」信号であれば、当該ＡＮＤゲートの基準トランジスタ
は４通してそのコレクタにｒＨＪすなわち論理「１」出
力電圧（■、＋ｖＢ３）を発生し、これに対して一対の
ビットのいずれか一方が論理「０」であれば、この論理
信号が与えられたトランジスタが導通し、当該ＡＮＤゲ
ートの入力トランジスタが非導通になり。

ｒＬＪすなわち論理「０」出力電圧（■Ｂ３）が当該基
準トランジスタのコレクタ電極に発生される。

その結果１ＭＡ埋］０」信号がインノ（−夕５６，５７
゜５８のいずれか１つの入力トランジスタ５６ａ。

５７ａ　、５８ａのいずれか１つのベース電極に与えら
れ、当該入力トランジスタが導通しかつそのコレクタ電
極に「Ｈ」すなわち論理「１」電圧■１十ｖ　を発生し
く　「補数」演算）、これに対してｒＬＪすなわち論理
「０」電圧ｖＢ３が当該イ／ノ（−タの非導通基準トラ
ンジスタのコレクタを極に発生される（　「真」演算）
。これとｋｔ逆に、４ンバータの入力トランジスタのベ
ースを極に対する入力信号が論理「０」信号であれは、
入力トランジスタが導通してそのコレクタ電極にＩＩ−
ＩＪ−ｒなわち論理「１」電圧（Ｖ、＋ＶＢ、）な発生
し、これに対して当該インバータの基準トランジスタは
そのコレクタ電極にｒＬＪすなわち論理ｒＯＪ　１１田
（■、）を発生する。その結果、ＡＮＤゲート４６゜４
７．４８のいずれか１つの負荷抵抗の両端電圧。

又はインバータの負荷抵抗ＲＬのいスレか１つの両端電
圧に生ずる変動はＶ　、（Ｖ）であり、負荷低負荷抵抗
ＲＬの両端に生ずる電圧変動に追従し。

この温度変化にトランジスタ８０が追従するので電ｔｌ
Ｌ源１ａ〜工、及びこの場合電流＠ｌ、’に影譬な与え
るおそれがある。ＡＮＩ）ゲート４６，４７．４８及び
インバータ４９．５０．５１の負荷抵抗ＨＬによって発
生される論理信号を第５表に総括釣に示す。

第５表 ０Ｒ−ＮＯＲゲート部４４は７個のゲート１１００ａ−
１００を含んでいる。ゲート１００３〜１００ｇはそれ
ぞれ同様の構成を有する。グー）　１００ａ〜１００ｇ
はＮＰＮ基準トランジスタ１０１〜１０７及びＮＰＮ入
カトランジスタ１ｆｆ１ａ、１０１ｂ、１０１ｃ、１０
２ａ、１０２ｂ、１０３ａ、１０３ｂ１０４ａ、１０５
ａ、１０５ｂ、１０６ａ、１０７ａｓ１０７ｂ、１０７
ｃを含んでいる。基準トランジスタ１０１〜１０７はコ
レクタを制御ライン２７ａ〜２７ｇにそれぞれ接続して
いる。グー）ｉｏｔａのトランジスタ１０１ａ＝１０１
ｂ、１０１ｃはコレクタ電極を制御ライン２７８′に接
続し、グー）１ＤＯｂのトランジスタ１０２ａ、１０２
ｂはコレクタ電極を制御ライン２７ｂ′に接続し、グー
）　１００ｃのトランジスタ１０３ａ、１０３ｂはコレ
クタ電極を制御ライン２７Ｃ′に接続し、グー）　１０
０ｄのトランジスタ１０４ａはコレクタ１極を制御ライ
ン２７ｄ′に接続し、ゲート１００ｅのトランジスタ１
０５ａ　、　１　ｏｓｂはコレクタ電極を制御ライン２
７ｅ′に接続し、ゲート１００ｆのトランジスタ１０６
ａはコレクタ電極を制御ライン２７ｆ′に接続し、ゲー
ト１００ｇのトランジスタ１０７ａ、１０７ｂ、１０７
ｃはコレクタ電極を制御ライン２７ｇ′に接続している
。

各グー）　１００ａ〜１００ｇのトランジスタのエミッ
タ電、極は複数この場合７個の定電流−ＩＲ′の対応す
る１つに接続されている。ここでこの’ｗｒａ源はトラ
ンジスタ１０８３〜１０８ｇを含んでいる。当該トラン
ジスタ１０８３〜１０８ｇはベース電極を共通に接続し
てバイアス電圧Ｖ３．（この場合−ｖｏ。＋［Ｌ７（Ｖ
））に接続し、エヤツタ電極を−ｖｏｏバスに接続して
いる。トランジスタ１０８３〜１０８ｇのコレクタ電極
はそれぞれゲート１００３〜１００ｇに接続されている
。ＡＮＤ−補数論理ゲート部４２は次のようにして０Ｒ
−ＮＯＲゲート部４４に結合され、すなわちトランジス
タ７８ｖ１　　・・ のコレクタに発生する基準電圧ＶＢ、十下かハス１０９
を介して基準トランジスタ１０１〜１０７のベース電極
に与えられる。トランジスタ１０１ａ〜１０７ｃのベー
ス電極は第６表に従ってＡＮＤ−補数論理ゲートｓ４２
の出力ライン９０〜９８に接続されている。

第６表 トランジスタ１０１〜１０７に与えられる基準電圧はラ
イン１０９に発生され、この電圧は上述のよう忙ライン
９１〜９８の信号の電圧変動の中関値であるので、グー
）１００ａ〜１００ｇのいずれか１つの入力トランジス
タのいずれか１つがライン１０９の基働電圧より大きい
電圧をペース電極に与えられると、当該トランジスタは
導通し。

当該ゲートの基準トランジスタは導通せず、電流は導通
した入力トランジスタに接続されたバイアス抵抗Ｒ１を
通じて流れ、この入力トランジスタはこれに接続されて
いるスイッチングトランジスタのペース電極に（ＬＪ電
圧を発生することによりこのスイッチングトランジスタ
は非導通になり。

これに対してＥＨＪ電圧が一対のスイッチングトランジ
スタの他方のペース電極に発生してこのトランジスタを
１オン」すなわち導通状態にすることになる。これに対
してゲート１００ａ〜１００ｇの１つの入力トランジス
タのペース電極に与えられた信号がライン１０９０基準
電圧より小さい電圧をもっている場合は、そのゲートの
全ての入力トランジスタは非導通となるのに対して、そ
のゲートの基準トランジスタは導通して「Ｈ」電圧が当
該ゲートの入力トランジスタに接続されているスイッチ
ングトランジスタのペース電極に発生され、これにより
当該スイッチングトランジスタを導通状噛に切換えるの
に対して対となっているスイッチングトランジスタの他
方がそのペース電極をｊＬＪ電圧にじ、このとき当該ス
イッチングトランジスタは非導通状態にバイアスされる
ことになる。その結果グー）１００ａ〜１００ｇの基準
トランジスタのコレクタ電極がＯＲ論理演算をし。

また入力トランジスタ１０１ｂ〜１０７Ｃのコレクタ電
極はＮＯＲ＠ＯＲ論理演算ことになる。その結果上述の
第５表及び第６表から上述の第１表に表わされた論理式
がインクリメント論理部２６によって補数演算されてい
る。

再び第１図において、Ｒ−２Ｂ抵抗ラダ一回路網Ｄｊ１
３０が詳細に示されており、マスタラダー回路網２００
と、−緒に結合され入力部２０４を通じて電流源１８が
与えられるスレーブラダー回路網２０２とを含んでいる
。かくしてマスタラ　　　　　　　１ダ−回ｉ網２００
はバイアス電圧ｖＢ５（この場合−５（Ｖ））に結合さ
れた共通ペース電極を有するトランジスタ２１０ａ−２
１２−２１０ｂｅ２１４−２１６．２１８及び２２０を
倉入、そのエミッタ電極は次のようにバス２２２に結合
されている。トランジスタ２１０ａ、２１２及び２１０
ｂのエミッタ電極が等しい抵抗値をｔつ抵抗ＲＬＤを通
じてノ（通じ【バス２２２に結合され、トランジスタ２
１６のエミッタ電極がシャント抵抗’ＬＤ及びそれぞれ
抵抗値上ルを有する２つの直列接続された直列抵杭を通
じてバス２２２に結合され、トランジスタ２１８及び２
２０のエミッタ電極が対応するシャント抵抗２ＲＬＤ及
び２つの直列接続された抵抗及研を通じてバス２２２に
接続されている。トラ／ラスタ２２０のエミッタ領域な
Ｙで示すと、トランジスタ２１８のエミッタ領域４Ｙで
あり、トランジスタ２１６のエミッタ領域は２Ｙであり
。

トランジスタ２１４のエミッタ領域は４Ｙでアリ。

各トランジスタ２１０５ｍ、２１０ｂ及び２１２０エミ
ツタ領域は８Ｙである。トランジスタ２１０ａ。

２１０ｂのコレクタ電極は共通に端子２２４に接続され
ている。端子２２４はスイッチ３２１に接続され、また
トランジスタ２１２〜２１８のコレクタ電極はそれぞれ
スイッチ３２ｂ〜３２６ＫＩＩ絖されている。バス２２
２はトランジスタ２２６のペース電極及びトランジスタ
２３０のコレクタ電極に接続されている。トランジスタ
２３０のペース電極はバイアス電ＥＥＶ、　’ｖｃｗｓ
絖されている。

トランジスタ２６０のエミッタ電極はトランジスタＱ８
のコレクタ電極Ｋｌｌ絖されている。トランジスタ２２
６．２２Ｂのエミッタ電極はトランジスタ２３２のコレ
クタ電極Ｋｌｉ絖されている。トランジスタ２２８のエ
ミッタ領域は６５Ｙであり。

またトランジスタ２２６のエミッタ領域はＹである。ト
ランジスタ２６２はペース電極をトランジスタＱ、〜Ｑ
８のペース電極に接続し、そのエミッタ電極を抵抗７を
介しＣ，−Ｖ０゜Ｋ接続している。

上述のように、トランジスタＱ８のエミッタ領域はＸで
あり、トランジスタ２６２のエミッタ領域は２ｘである
。かくしてトランジスタＱ８は１託流源工　を形成して
いるので、電流２Ｉ、がトラン８ ジ２３２のコレクタ電極を通過する。トランジスタ２２
８のコレクタ電極は抵抗ＲＴ及びダイオード２３４を通
じてバイアス電圧ＶＢ、に結合されている。かくして入
力部２０４はトランジスタ２２６゜２２８．２５０，２
５２．抵抗Ｒ１及びダイオード２６４を含み、トランジ
スタ２３０はトランジスタＱａ−Ｑａ′〜Ｑｇ・Ｑｇ′
で失われたベース電流を補償するために用いられ、これ
に対してトランジスタ２２６及び２２８はトランジスタ
２１０ａ。

２１０ｂ、２１２〜２２０及びスイッチ３２ａ〜５２ｉ
のスイッチングトランジスタ内で失われたペース電流を
補償するために用いられる。そのｍｌバス２２２を通る
電流はすでに上述したように５個の２進化電流＄１．’
〜ｌＳ′に分けられる。内入に２道化電ｆｉＩ、’は２
個のトランジ・スタ２１０１及び２１０ｂＫ供給され、
このトランジスタは、以下第７図及び第８！ＩＯと共に
述べるようにｌＣｆ１ｌｉｌｉ素子として形成されると
きトランジスタ２１２によって物理的に分離される。さ
らにトランジスタ２１０ａ、２１０ｂのエミッタ電１１
ｋＫｌｉ続された抵抗ＲＬＤも互いに物理的に分離され
、％にトランジスタ２１２のエミッタ電極に接続された
抵抗ＲＬＤは、第７図及び第８図と共に後述するように
前述の一対の抵抗間に物理的に配設されている。

！スタラダー回路網を、最上位ビット（ＭＳＢ）（この
場合ピッ）Ｂ）と組合された電ｆｉｌｌＩ、’６’鴫 上位第２ビツト（この場合・Ｂ、）と組合された電流源
工、１と一緒に構成することＫよって、ＤＡ（３が形成
されているＩＣチップに発生される第１次熱。

拡散及び又はスパッタリング及び応力勾配が実質上キャ
ンセルされる。すなわち第７図及び第８図について、ト
ランジスタ２１０ｇ、２１２゜２１０ｂ及び２１４のエ
ミッタ電極間に結合された抵抗［ダー回路網の一部の詳
細が＃７図に路線的に示され、また第８図に示すＩＣ基
板に形成されている。第７図に示すようにトランジスタ
２１０ａ、２１２及び２１０ｂのエミッタ電極はそれぞ
れ抵抗Ｒ，＋Ｒｚ及びＲ１を通じてバス２２２に接続さ
れ、ここでこの各抵抗Ｒ１１２及びＦｌ、の抵抗値はそ
れぞれＲＬＤである。トランジスタ２１４のエミッタは
第１端部な抵抗Ｒ６に接続され、この抵抗Ｒ５は第１図
について上述し°た抵抗値ＲＬＤ＆有する。並列接続さ
れた一対の抵抗Ｒａｓ　’　”　４ｂはバス２２２及び
抵抗Ｒ３の第２端部に接続されている。各抵抗Ｒｉ、Ｒ
４ｂの抵抗値は”ＬＤであり。

である。次に第８図について、トランジスタ２１０ａ、
２１２．２１０ｂ及び２１４及び抵抗Ｒ，ｓＲ２＋　Ｒ
ｓ　＊　Ｒ４ａ　＊　Ｒ４ｂと、ＩＣ基板２１５上の抵
抗Ｈの構成が示されている。トランジスタ２１０ａ。

２１２．２１０ｂ及び２１４のコレクタ領域はこの場合
基板２１５上に形成されたＮ形導電領域でなる。コレク
タ領域２１７，２１９，２２１　。

２２６内にはそれぞれＰ形導電ペース領域２２５Ｉ２２
７・２２９・２６１が拡散されている。抵抗Ｒ１＃　Ｒ
ｚ　ｔ　Ｒｓ　＊　Ｒ４ａ　ｒ　ＲａＢ及びＲ６は図示
のように公知の技術を用いて基板上に形成された薄膜抵
抗をスパックされてなり１例えばエピタキシャル層内に
Ｐ形導電拡散領域として形成され得る。ベース領域２２
５，２２７．２２９及び２３１内には環状エミッタ領域
２３３，２３５．２３７及び２６９がそれぞれ拡散され
【いる。ここで各トランジスタ２１０ａ、、２１２，２
１．ｒＪｂは８個のエミッタ領域を有し、またトランジ
スタ２１４は４個のエミッタ領域を有する。トランジス
タ２１０ａ・２１２．２１０ｂのペース領域に対するコ
ンタクトは導体２４１によって作られている。トランジ
スタ２１０ａ　、２１０ｂの”ｓｖクタ領域２１７゜２
２１はそれぞれ導体２４３．２４５を介して端子２２４
に接続されている。コレクタ領域２１９゜２２３はそれ
ぞれ導体２４７，２４９に接続されている。トランジス
タ２１０ａ＝２１２１２１０ｂの８個のエミッタ領域は
それぞれ導体２５４゜２５６、．２５８を通じ【抵抗Ｒ
１ｅＲ２＊Ｒ３の上方端２５１．２５３．２５５に接続
されている。トランジスタ２１４０４個の工′ミッタ領
域は導体２６１を通じて抵抗Ｒ５の上方端２５９に接続
されている。抵抗Ｒ１ｓＲ２ｅＲ１ｗＲ，ａ＋Ｒ，Ｂの
下方端はそれぞれバス２２２に接続されている。抵抗Ｒ
５の下方端２７３は導体２７９を通じて抵抗Ｊａ＋Ｒ１
，の上方端２７５．２７７Ｋｉｌ続されている。

このように構成することにより、抵抗Ｒ１＃　Ｒｚ　＋
　Ｒｓの両端の平均スパッタリング又は拡散勾配は、抵
抗Ｒ３及びＲ１間の勾配効果が抵抗Ｒ２の効果とはは等
しくなるよ５になる。さらに、各抵抗Ｒ１・Ｒ，ｅＲ３
は、それぞれ同じ抵抗値をもちかつ同じ電流値を通過す
るので１等しい電力を消費することＫなる。かくして公
知のＲ−２Ｂ低抵抗路網ＤＡＣがＤＡＣ：５０の場所に
用いられているにもかかわらず、ＤＡＣり０は熱及びス
パッタリング勾配の補償をする。

スレーブ回路網２０２はそれぞれスィッチ３２ｆ〜３２
ｉＫ結合されたコレクタ電極を有するトランジスタ２４
０〜２４６と、接地されたコレクタ電、ｌｊを有する出
力トランジスタ２４６とを含んでいる。トランジスタ２
４０〜２４８はバイアス電圧ｖＢ６　’この場合−２，
６（Ｖ））及び結合トランジスタ２５０のコレクタに結
合された共通ベース電トクンジスタ２２０のコレクタ電
極Ｋ１１ｌｔｌｌされ。

またトランジスタ２５０のエミッタ電極がトランジスタ
２２６のコレクタ電極に接続されている。

トランジスタ２４６，２４８のエミッタ領域は２ｚでな
り、またトラ／ジスタ２４４，２４２゜２４０及び２４
０の工２ツタ領域はそれぞれ４Ｚ・８Ｚ、１６Ｚ及び３
２Ｚでなる。トランジスタ２５０のペース電極は公知の
抵抗回路網を通じてトランジスタ２４０〜２４８のエミ
ッタ電極に結合され、この回路網ではシャント抵抗ＲＬ
Ｄ’　＆ｔ　）ツンジスタ２４０．２４２のエミッタ電
極に接続さＲＬＤ’ れ、また抵抗−は上述のように２進化電ｆｆ１ｌ、’〜
ｌ、１を供給するように接続されている。トランジスタ
２２６・２５０はトランジスタ２４０〜２４８を通じて
ベース電流損失の補償するようになされている。また出
方バイアス１゜及びトランクＸｐＱａ〜Ｑｆ及びＱｆ′
のコレクタ電極間に結合されている抵抗Ｒはトランジス
タ２１０ａのエミッタ電極に接続された抵抗ＲＬｔ絢端
に発生される電圧降下と同じ電圧降下を発生するようＫ
なされ、これにより有限の出力インピーダンスの効果は
出力バスエ　及びこの電流を発生する電流源間の電流通
路を無視すれば同じになる。電圧ｖＩＩはＶ、−Ｖ□が
増幅器２０の出力より大きくなるに十分な程度に高（選
定されている。このことは電流源１１〜１．が飽和する
ことを防止する。また電ＥＥｖＢは最大出力コンブライ
アンスに対して十分に低くなるように選定されている。

この場合ＶＢは−６，８（Ｖ）であり、増−器２０の出
力は−１１，４（Ｖ）である。

次に第３図について、１２ビツトＤＪ１１０’の他の実
施例が示されている。この場合８個の定電流ｉｌｌ、〜
１８が、公知の方法で基準抵抗２２′を通じて基準電流
ＩＩを発生するよ５になされた基準電流源１４′（基準
抵抗１６′・演算増幅器１８′・トランジスタ２０′及
び抵抗２２′を含んでなる）を用いて供給されている。

複数例えば８個のトランジスタＱ１′〜Ｑ８／が用意さ
れそのペース電極をトランジスタ２０′のペース電Ｉｉ
Ｋ接続している。トランジスタＱ′〜Ｑ′のエミッタ電
極は対応する抵　　　　８ 抗Ｒ′を通じてバス２４’ＫＩ’続されている。この場
合トランジスタ２０’のエミッタ領域は各トランジスタ
Ｑ、／〜Ｑ、／のエミッタ領域の４倍であり、そして抵
抗２２′の抵抗はＴであり、これにより。

各トランジスタＱ１′〜Ｑ、／のコレクタ電極ヲ通りて
流れる電流は基準電流１１′の−と勢しい値になる、か
くしてトランジスタＱ　、Ｉ〜Ｑ、Ｉは複数この場合８
個の定電流源Ｉ、１〜工、′をそれぞれ形成する。

各電流源工、′〜Ｉ、ｔは８セツトのスイッチングトラ
ンジスタＣＱｔ伊Ｑｔ／　）　ｅ　（Ｑ′ｂｅ　Ｑ′ｂ
ｔ　ｅ　Ｑ′ｂｅ　）膠（ＱＩｃ＠Ｑ′ｃ／　ＩＱ’、
＃）　ｅ　（ＱＩｄ＊ＱＩｄｔ　＊　Ｑ’、１　＃）　
ｌ　（Ｑ’、　＃Ｑｌｅ／　−Ｑ’、＃　）　、（Ｑ’
（−Ｑ’ｐ　−Ｑ’（ｅ　）　−（Ｑ’ｇ　、Ｑ’、ｔ
　＊％、　）及び（Ｑ％、ＱＩｈ／）の対応するものに
接続される。８個のセットにそれぞれ含まれる各トラン
ジスタのエミッタ電極が８個の電流源１　′〜１′８ の対応するものに接続されている。このトランジスタＱ
／、　Ｑ′ｈ、　　のペース電極は制御ライン２７′。

２７　’　ａ’　”　２７　’　ａ　＃〜２７’　　、
２７７　ｔ’通じてそれぞれインクリメント論理部２６
′に接続され、かつ郷しい値の抵抗Ｒｌ／を通じてバス
２８′に接続されている。バス２８′には論理電圧ｖＢ
Ｉに結合されている。

トランジスタＱ’ａＩＱ’ｂＩ−Ｑ’Ｃ＃　ｅ　Ｑ’ｄ
Ｉ＃　Ｑ’ｅ＃　ｅ　Ｑ’（ｙ及びＱ’　ｇ＃　Ｑ　ネ
ルクタ電極は抵抗Ｒ０′を通じて出力バス１　に接続さ
れ、トランジスタＱ′ｂ、Ｑ′Ｃ會Ｑ’ｌ　ｄＱ／、　
、　Ｑ／　、　、　Ｑ／、及びＱ′ｈのコレクタ電極が
出力バスＩ。′に接続され、トランジスタＱ’、／　ｔ
　Ｑ’ｂｌｅ　Ｑ’ＣｔＱ’ｄ／　＠　Ｑ’ｅ／　ｒ　
Ｑ’　ｐ豐Ｑ’７及びＱ′ｈＩのコレクタ電極はラダー
１路網バスＬＮＢに接続されている。ラダー回路網バス
ＬＮＢはＲ−２Ｒ抵抗ラダ一回路網ＤＡＣ３０’に結合
され、またこのバスＬＮＢの電流は第１図の電流１１１
．によって供給されると同様にラダー回路網６０′に対
する基準電流を供給する。上位６ビツトＢ１．Ｂ２．Ｂ
、（ここでＢ１は最上位ビットである）はインクリメン
ト論理部２６′に結合されている。下位ビットＢ、〜Ｂ
１□（ここで８１□は最下位ビットである）はＲ−２Ｒ
４抗ラダ一回路網ＤＡＣ５Ｑ／に結合されている。

ビットＢ１．Ｂ、ｅＢ３に応動して電流源１　、＃、、
１　、ｔの選択されたものが出力パス１≦に結合され、
電流源工し＃〜工、′の選択された１つがラダー回路網
バスＬＮＢＫ結合されてＲ−２８ラダ一回路網Ｄｊ１３
０／に対する基準電流を供給し、また電流源ｌ、′〜１
．′の−るものがディジタルワードのビットＢ　１ｔ　
Ｂ　２＋　Ｂ　３に比例するバスエ。′に結合された電
流源によって発生された電流の和となるよ５に出力パス
エ。′に結合され、Ｒ−２ＨＤＡＣ３Ｑ／によってバス
１′に結合された電流の和はゲイジタルワードのビット
８４〜Ｂ、２　に比例する。同様に、出力バス１′に結
合される電流の和は第１図の１２ピツ［）ＡＣｌｏにつ
いて上述したと等価なようＫしてディジタルワードの補
数に比例する。

しかしこの場合Ｄ　Ａ　Ｃ３［１’に供給される基準’
Ｉ１１流は８個の電流源工、１〜工、１の選択されたも
のでなる。ＤＡＣ３０’の詳細は後述する。しかしここ
で述べることは、８個の電流源工　“〜１８′の１つ、
　　１ からＤ　Ａ　Ｃ３Ｑ’に供給される基準電流に応じて２
である）、因ＡＫこの場合スイッチ３２ａ’　〜３２ｄ
’は２極構成で示されているが、単投スイッチを第１図
のスイッチ３２ａの代りに用いても良い。

インクリメント論理部２６′（その詳細は第４図につい
て述べる）は制御ライン２７’、’〜２７’ｇ／に第７
表に示すようにビットＢ　、　ｔ　Ｂ　、及びＢ３を選
択的に組合せた論□理状態に従って発生する。

第７表 かくして、ビットＢ１＊Ｂ、會Ｂ、に応動して制御ライ
ン２７’ａ〜２７’　ｇ／に発生される制御信号は第８
表に示すように表わされる。

さらに第４図から明らかになるように、１１１“ｆｉＩ
ｆ、源１１′〜１８′が第９表に示すよ５にビットＢ、
・Ｂ２・Ｂ３に応動して選択的にバス１゜′・工。′又
はＬＢＮに結合されている。

従ってピッ）Ｂ、ｔＢ、、Ｂ、の関数として定電流源１
１′〜１８′（それぞれ電流レベル１．／を発生してい
る）からバスｌ。’ｓＩ。ｌ及びＬＮＢを通じて流れる
トータル電流は次の第１０表に表わすようＫなる。

第１０表 かくしてインクリメント論理部２６′はＮビットによっ
て表わされるディジタルワードに比例する２Ｎレベルの
電流（ここでＮは論理部２６′に与えられるディジタル
ワードのビット数である）を発生する。また論理部２６
′に与えられる２　ディジタルワードのそれぞれに対し
て８個の電流ｆ！＃、ｌ、’〜１．′のいずれか１つは
同じスイッチングトランジスタを通じて同じバスｌ。’
ｓＩ。′　又はＬＮＢＩＣ結合されるつ従って例えば電
流源工、１がディジタルワード（０）１゜〜ｔ２）１゜
に応じて出力バス−７に結合され、当骸電流Ｓはバス１
０′に結合される度にこの電流ＩＮＫよって発生される
電流がスイッチングトランジスタの同じもの（％にスイ
ッチングトランジスタＱ／ｄ）を通過する。同様に、電
流源１２ｙはディジタルワード（２）１゜〜（刀、。に
応じて出力バス１８′に結合され、その都度電流源１□
′によって発生される電流が同じスイッチングトランジ
スタ（すなわちスイッチングトランジスタＱ／ｂ）を通
過する。

次に第４図について、インクリメント論理回路網２６′
の詳細が第２＠ＩＫ示されたＡＮＤ−補数論理ゲート部
４２及び０Ｒ−ＮＯＲゲート４４′を含んで示されてい
る。従って基準電圧がライン１０９に発生され、論理信
号が上述の第５表に示したようにビットＢ１１Ｂ、Ｂ３
に応じてライン９０〜９８に発生される。

０Ｒ−ＮＯＲゲート部４４′は、第２図について上述し
た７個のゲー）１００ａ〜１００ｇに加えて、６個の論
理ゲート１００〜１００６を含んでいす る。こり各論理ゲー）　１００１〜１００６は構成が同
一であり、その−例として論理ゲー）　１００１が詳細
に示され、３個の入カドランシスター１ｏ。

１１１及び１１２と基準トランジスター１６とを含んで
いる。トランジスタ１１０，１１１．１１２及び１１３
のエミッタ電極は共通に接続されて電流源ＩＢ＃に接続
され、トランジスタ１１０．１１１及び１１２のコレク
タ電極は制御フィ／　２７　’　ａｙ　Ｋ接続され、ト
ランジスター１６のコレクタ電極はバイアス電圧■／、
に接続されている。トランジスタ１１０．１１１及び１
１２のペース電極はそれぞれライン９７．９５及び９４
に接続されている。

トランジスター１３のペースＨ１はバス１０９に結合さ
れ、第２図について上述したようにゲート部４２によっ
て発生される基準電圧を与える。このときゲート１００
１はトランジス・り１１０，１１１及び１１２のペース
電極に与えられた信号に制御ライフ　２７’ｌに基づい
てＮＯＲゲート演算をする。

ゲート１００３〜１００ｇは第６表に示したようにライ
ン９０〜９８ＫＩｉ絖されている。ゲート１００〜１０
０６０入力トランジスタのベース電極菖 が第１１表に従つ【ゲート部４２のライン９０〜９８に
接続される。

第１１！！ その結果論理信号が第７表について上述したよ５にビッ
トＢ　１　＋　Ｂ　２　Ｉ　Ｂ　ｓに応じてライン２７
’ａ、−２７′２に発生される。

第６図について、Ｒ−２Ｒラダ一回路網Ｌ）ＡＣ３［］
／がマスタラダー回路網２００及びＤＡＣ３０（第１図
）のスレーブラダー回路網２０２を含ミ、シかしこの場
合Ｄ　Ａ　Ｃ３０’は、トランジスタ２２６′ν２２８
’　、２３２’　＝抵抗Ｒ？／及びダイオード２４６′
を含む入力部２０４′を含む。かくしてトランジスタ２
３２′はペース電極をトランジスタＱ　８／のペースＲ
’ 電極に接続し、またエミッタ電極を抵抗　　な通じて−
ｖｏｏに接続している。トランジスタ２３２′のエミッ
タ領域は各トランジスタＱ、／〜Ｑ８／のエミッタ領域
（３）の２倍（２ｘ）の面積をもつ。かくしてトランジ
スタ２６２′のコレクタ電極を通る電流は２１８！であ
る。またラダー回路網バスＬＮＢはトランジスタ２２６
’　、２２Ｂ’　　のペース電極に接続されている。ト
ランジスタ２２６’　、２２８’　　はエミッタ電極を
トランジスタ２３２’のコレクター１［４ｋに接続し、
トランジスタ２２８′のエミッタ領域は６３Ｙであり、
かつトランジスタ２２６′のエミッタ領域はＹである。

トランジスタ２２６′のコレクタ電極はトランジスタ２
５０　（ＤＡＣ３０（第１図）におけると同様にのエミ
ッタに接続され、トランジスタ２２８′のコレクタはＤ
ＡＣ３０の場合と同様にダイオード２３４′及び抵抗Ｒ
Ｔ′を通じてバイアス電圧Ｖ□に接続されている。トラ
ンジスタ２２６’　、２２８’　はマスタラダー回路網
２００のトランジスタ及びこのマスタラダー回路網２０
０に結合されたスイッチングトランジスタ（図示せず）
に生ずるペース電流損失を補償する。

次に第５図について、１４ビツトＤＡＣが第１２表に従
ってライン２７Ｉａ〜２７ＩＯ上に制御信号を供給する
ように変更されたインクリメント論理回路網２６’と共
に示されており、この制御信号は１５対のトランジスタ
に与えられ、各対のトランジスタは定電流源ｌ、〜工１
５　　Ｋ引き込まれ、定電流紳１１６が変更されたＲ−
２Ｒラダ一回路網ＤＡＣ３０＃に引き込まれて１４ビツ
トのディジタルワードの下位１０ビツトを変換する。

第１２表 次に第６図には１４ピツ）ＤＡＣの他の実施例が示され
、この場合ＤＡＣは１６債の定電ｆＩｔ、ｇ１１１′〜
１１６′に結合された１６対のトランジスタを含んでな
る。ライ：ｙ’１７’ａ〜２７１ｄ　　はトランジスタ
に与えられ、この制御信号は第１６表に従ってインクリ
メ／ト論理回１１２６’によって発生される。

！　　　　　　　　　　　　第１３表 ラダー回路網バスＬＮＢ’は必！！に応じて変更された
Ｒ−２８ラダ一回路網ＤＡＣ３０ＩＮに結合されてライ
ンＬＮＢ’上の電流及び変換すべぎディジタルワードの
下位１０ピツ）Ｋ応動じて２進化された電流を発生し、
バスＬＮＢ’の電流は１６（！ｌの電流ｌｉｔ　１　、
’−Ｉ　１６’のうち選択されたものから引き出される
。

次に本発明の構成例を示す。

ｔ（ａ）　　制御電極と、電流源のうち対応するものに
結合された纂１の電極と、出力バスに結合された第２の
電極とをそれぞれ肩する複数のトランジスタと。

（ｂ）　　上記複数のトランジスタの制御電極及びディ
ジタルワードのビットに結合され、少なくとも１つが複
数のビットに対応する複数の制御信号を発生しかつ上記
制御信号に応動して選択された電流源をこの電流源に結
合されたトランジスタを通じて出力バスに結合し、上記
選択された各電ｆＩＬｌｌを上記変換すべきディジタル
ワードと無関係に同じトランジスタを通じて出力バスに
結合するようＫなされた手段と を具え、上記変換すべ１デイジタルワードに従って上記
複数の電流源のうち選択されたものを選択的に出力バス
に電気的に結合又は非結合して当該ディジタルワードに
関連するレベルを有する出力電流を出力バスを通じて発
生するよ５になされたディジタル−アナログ変換回路。

２、（ａ）　　制御電極と、電ａｍのうち対応するもの
に結合された第１の電極と、出力バスに結□ｔＬ？、−
ｊｌＥ２□１□１□オ□　　　　）数のトランジスタと
。

（ｂ）　　上記複数のトランジスタの制御電極及びディ
ジタルワードのビットに結合され、少なくとも１つが複
数のビットの関数でなる複数の制御信号を発生しかつ上
記制御信号一応動して結合された電流源のうちの選択さ
れたものを結合しかつ上記電流源の出力端に電圧を発生
し、各電流源の出力端に発生された電圧を上記ディジタ
ルワードに無関係にさせる手段と を具え、上記変換すべきディジタルワードに従って複数
の電流源のうち選択されたものを選択的に出力バスに電
気的に結合又は非結合して当該ディジタルワードに関連
するレベルを有する出力１１流を出力バスを通じて発生
するようになされたディジタル−アナログ変換回路。

３、（ａ）　　ディジタルワードの複数のビットを込諒
的に組合せて複数の制御信号を発生し、当該複数の制御
信号の一部を上記ディジタルワードの複数のビットに対
応させるＩｖ！叫回路網手段と。

（ｂ）　　制御信号のうち対応するものを受ける制御電
極と、複数の電流源の対応するものに結合された第１の
電極と、出力バスに結合された第２の電極とをそれぞれ
有する複数のトランジスタと を具え、上記変換すべぎディジタルワードに従って電流
源のうち選択されたものを選択的に出力バスに電気的に
結合又は非結合して当該ディジタルワードに関連するレ
ベルを有する出力電流を出力バスを通じて発生するよう
になされたディジタル−アナログ変換回路。

４、（ａ）　　ディジタルワードのビットの少くとも１
つを受けて上記ディジタルワードのビットのＡＮＤ及び
補数論理関数を表妬す第１の複数の出力信号を発生する
第１の複数の論理ゲートと。

（ｂ）　　第１の複数の出力信号を受けてこの第１の複
数の出力信号のＮＯＲ及び０Ｒａｉｌ埋関数を表わす制
御信号を発生する第２の複数の論理ゲートと を具えることを特徴とする論理回路網。

５．（３３）ランジスタをそれぞれもち、半＃各トラン
ジスタは第１の複数の諭埋ゲートのうちの対応するもの
に結合される複数の電流源と。

（ｂ）　　基準電流を発生する基準トランジスタと。

この基準トランジスタに整合される複数の電流源の複数
のトランジスタとを有し、第２の複数の論理ゲートに対
する論理スレシホールド信号を供給する基準電流源と を具える第４項に記載の論理回路網。

＆　第１の複数の論理ゲートはそれぞれ基準トランジス
タ及び少くとも１つの入力トランジスタを含んでなり、
上記トランジスタは複数の１１Ｈし源のうちの対応する
ものに結合されるエミッタ電極を有し、上記論理ゲート
は上記少くとも１つの入力トランジスタのペース電極に
与えられるピントに従って第１の複数の°出力ｉ号の１
つをそれぞれ発生し、上記論理ゲートはそれぞれそのト
ランジスタの１つのコレクタ電ＩＩＫ出力論理信号の１
っを発生してなる第５項に記載の論理回路網。

−Ｚ　上記基準電流源手段は基準トランジスタのコレク
タ電極に結合する基準抵抗を含んでなり。

上記コレクタ電極は第２の複数の論理ゲートのための論
理基準信号を供給するようにしてなる第６項に記載の論
３１回路網。

８、上記第２の複数のゲートはそれぞれ少くとも１つの
入力トランジスタ及び基準トランジスタを倉入、上記少
くとも１つの入力トランジスタ及び基準トランジスタの
コレクタ電極は制御ラインに結合され、基準トランジス
タのペース電極は電流源手段の基準トランジスタのコレ
クタ電極に結合され、上記第２の複数のゲートの少くと
も１つの入力トランジスタのペース電極は上記第１の複
数のゲートのコレクタ電極に緒会されてなる第７璃に記
載の論理回路網。

９（ａ）ディジタルワードの少くと本１つのビットを受
けてＩｌｌの複数の出力信号を発生し。

この出力信号の少くとも一部は上記ビットの第１の論種
的組合せを表わし、上記ゲートはそれぞれ電流源を含ん
でなる第１の複数の論理ゲートと。

（ｂｌ　　上記第１の複数の論理ゲートにそれぞれ含ま
れている電流源に整合する基準電＋！ｔＩＩｌと。

（Ｃ）　　基準電流源に結合されて基準電圧を発生する
手段と。

（ｄ）　　第１の複数の出力信号及び基準像゛田を受け
て上記複数の出力信号の少くと本一部の論理的組合せを
表わす第２の複数の出力信号を発生し、上記第２の複数
の出力信号は上記複数の出力信号及び基準電圧の相対的
レヘルに対応する論理状態をもつようにしてなる第２の
複数のＭ埋ゲートと を含んでなる論理回路網。

１０、上記第１及び第２の複数の論理ケートの一方はＮ
ＰＮ）う／ジスタを含み、かつ上記第１及び第２の複数
の論理ゲートの他方はＰＮＰ）う／ジスタを含んでなる
第９項に記載の論理回路網。

１　ｔ　（ａ３　　ディジタルワードの第１の部分を受
けて複数の定電流源の選択されたものを上記ディジタル
ワードの第１の部分に従って選択的に出力バスに対して
電気的に結合又は非結合する第１の変換回路部 を有し、当該変換回路部は （１）複数の定電流源のうちの対応するものに結合され
る第１の電極をそれぞれ有する複数のスイッチングトラ
ン、ジスタと。

（１）　　出力バス及び上記複数のスイッチングトラン
ジスタのうちの対応する本のの第２の電極間にそれぞれ
結合された複数の抵抗手段と を含んでなり、さらに。

（ｂ）　　上記ディジタルワードの第２の部分を受けて
複数の２進化された電流源のうちへ選択されたものを上
記ディジタルワードの第２の部分に従って選択的に出力
バスに対して電気的に結合又は非結１合する第２の変換
回路部 を有し、上記複数の２進化された電流源は。

（１）　　複数の電流源トランジスタと。

（１１）岐路に配設された抵抗を有し、この抵抗は電流
源トラ７ジスタのエミッタｉｔ極に接続された抵抗ラダ
ー回路網と を含んでなり。

（Ｃ）　　上記第１の変換回路部の複数の抵抗の抵抗値
は、当該抵抗の両端に発生するＷ圧降下が、上記抵抗ラ
ダー回路網の分岐の抵抗の１つの両端に上記２進化され
た１流源の１つによって発生される電圧降下と等しくな
るように選定されており。

出力バスを通じて上記ディジタルワードに対応するレベ
ルを有する出力電流を発生することを特徴とするディジ
タル−アナログ変換回路。

以上のように本発明の好適な実施例を述べたが。

その技術思想を具体化した他の実施例を用い得ることは
当該技術分野の人にとって明らかであろう。

従って本発明は上述した実施例に限定される本のではな
く特許請求の範囲の思想及び範囲によっての入制限され
るものである。

第１図は本発明による１２ビツトＤＡＣを示す略纏的接
続図、菖２図は第１図のＤＡＣに用いられるインクリメ
ント論理部の略綜的ＩＩ絖図を含んで第１図の１２ピツ
）ＤＡＣを示す路線的接続図。

第３ＷＡは本発明の他の実施例の１２ピツ）ＤＡＣを示
す路線的接続図、第４図はＤＡＣに用いられるインクリ
メント論理部の路線的接続図を含んで第６図の１２ビツ
トＤＡＣを示す路線的接続図。

第５図は本発明の他の実施例の１４ピツ）ＤＡＣを示す
略纏的接続図、第６Ｅは本発明の他の実施例の１４ピツ
）ＤＡＣを示す路線的接続図、第７図は第１図のＤＡＣ
に用いられる抵抗ラダー回路網の一部を示す略纏的接続
図、第８図は第７図の抵抗ラダーロ路網の部分に形成さ
れたＩＣ部分を示す路線的平面図である。

１０・・・ディジタル−アナログ変換回路（ＤＡＣ）。

１４・・・基準電源、　　２６．２６’・・・イ／クリ
メント論　　　　　　　１埋部・　２７ａ〜２７ｇ’・
・制−ライン、　　２８．６４・・・バス、　　３０．
３０’・・・Ｒ−２Ｒ抵抗ラダーディジタル−アナログ
変換回路部、４２・・・ＡＮＤ−補数論理ゲート部、　
　４４．４４’・・・０Ｒ−ＮＯＲゲート部、　９０〜
９８・・・出力ライン、　　２００・・・マスタラダー
回路網ｐ　２０２・・・スレーブラダー回路網−２１５
・−Ｉ　Ｃ基板。

特許出願人　　レイセオン・カンパニー（外４名）

Claims (1)

1. 【特許請求の範囲】 ｔ　（ａ）　　ディジタルワードの複数のビットを選択
   的に組合せて複数の制御信号を発生し、この制御信号の
   少くとも１つをディジタルワードの複数のビットに対応
   させる論理回路網と。 （ｂｌ　　ＩＮ数の定１［流源と。 （ｃ）上記制御信号のうちの対応するものを受ける制御
   電極と、１１！数の定電流源のうちの対応するものに結
   合される第１の電極と。 出力バスに結合される第２の電極とをそれぞれ壱する複
   数のトランジスタと を具え。 （ｄｌ　　上記論理回路網は、電ａ源に結合されたスイ
   ッチングトランジスタの制御電極に与えられた制御信号
   に従って選択的に出力バスに対して電流源を電気的に結
   合し又は当該電流源を電気的に非結合するようになされ
   たこと を特徴とするディジタル−アナログ賛俟回絡。 ２、上記複数のトランジスタはそれぞれ、劃−電極とペ
   ース電極を有し、第１の電極としてエミッタ電極を有し
   、第２の電極としてコレクタ＄１を有し、各ベース電極
   は抵抗を通じてバスに結合されてなる特許請求の範囲第
   １項に記載のディジタル−アナログ変換回路。 ３、上記バスは基準電圧源に結合されてなる特許請求の
   範囲第２項に記載のディジタル−アナログ変換回路。 ４、上記鍮埋回Ｉ８網は。 （ａ）　　上記ディジタルワードのビットのうち少くと
   本１つを与えられて当該ディジタルワードのビットのＡ
   ＮＤ及び補数論理関数を表わす第１の複数の出力信号を
   発生する第１の複数の論理ゲートと、 （ｂ）　　上記第１の複数の出力信号を与えられて制御
   信号を発生し、この制御信号は１ｌＩＪ１の複数の出力
   信号のＮＯＲ及びＯＲ論理関数を表わす第２の複数の論
   理ゲートと を具えてなる特許請求の範囲第１項に記載のディジタル
   −アナログ変換回路。 ５、上記論理回路網は。 （ａ）それぞれトランジスタを有し、それぞれ第１の複
   数の論理ゲートのうちの対応するものに結合される複数
   の電流源と。 （ｂ）　　基準電流を発生する基準トランジスタと。 この基準トランジスタに整合する第２の複数の電流源の
   複数のトランジスタとを有し。 第２の複数の論理ゲート用の論理スレシホールド信号を
   供給する基準電流源手段とを具えてなる特許請求の範囲
   第４項に記載のディジタル−アナログ変換回Ｉ８゜ ６、上記各第１の複数の論理ゲートは基準トランジスタ
   及び少くとも１つの入力トランジスタを含入、当該トラ
   ンジスタは第２の複数の電流源のうちの対応するものに
   結合されるエミッタ電極を有し、当該各−塩ゲートは少
   くとも１つの入力トランジスタのベース電極に与えられ
   るビットに従って第１の複数の出力論理信号のうちの１
   つを発生し、この論理ゲートの１つは上記トランジスタ
   の１つのコレクタ電極において、この出力論理信号の１
   つを発生するようになされた特許請求の範囲第５項に記
   載のディジタル−アナログ変換回路。 ｌ　基準電流源は基準トランジスタのコレクタ電極に結
   合された基準抵抗を含入、このコレクタ電極は第２の複
   数の論理ゲートに対する論理基準信号を供給する特許請
   求の範囲第６項に記載のディジタル−アナログ変換回路
   。 ８、第２の複数のゲートはそれぞれ少くとも１つの入力
   トランジスタ及び基準トランジスタを含み、当該少くと
   も１つの入力トランジスタ及び基準トランジスタはスイ
   ッチングトランジスタの制御電極に結合され、基準トラ
   ンジスタのベース電極は電流源手段の基準トランジスタ
   のコレクタ電極に結合され、上記第２の複数のゲートの
   少くとも１つの入力トランジスタのベース電極は＃１１
   の複数のゲートのコレクタ電極に結合されてなる特許請
   求の範囲第７項に記載のディジタル−アナログ変換回路
   。