JPS58118599U - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58118599U JPS58118599U JP1143082U JP1143082U JPS58118599U JP S58118599 U JPS58118599 U JP S58118599U JP 1143082 U JP1143082 U JP 1143082U JP 1143082 U JP1143082 U JP 1143082U JP S58118599 U JPS58118599 U JP S58118599U
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- JP
- Japan
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案の一実施例のブロック図、第２図は、第
１図中のエラーアドレスレジスタ部、エラーデータレジ
スタ部、表示回路およびエラー表示フリツプフｂツブ部
の詳細図である。 ′１・・・中央処理装置、２・・・記憶装置、３・・・
起動信号線、４・・・アドレス信号線、５・・・データ
信号線、２５・・・記憶部、２６・・・表示回路。
１図中のエラーアドレスレジスタ部、エラーデータレジ
スタ部、表示回路およびエラー表示フリツプフｂツブ部
の詳細図である。 ′１・・・中央処理装置、２・・・記憶装置、３・・・
起動信号線、４・・・アドレス信号線、５・・・データ
信号線、２５・・・記憶部、２６・・・表示回路。
Claims (1)
- 中央処理装置からのアドレス情報を保持するアドレスレ
ジスタと、記憶素子からの読出し情報を保持する読取り
レジスタと制御タイミング発生回路とを有する記憶装置
において、該アドレスレジスタと同一ビット構成のエラ
ーアドレスレジスタと該読取りレジスタと同一ビット構
成のエラーデータレジスタとをそれぞれアドレスレジス
タ、読取りレジスタと併置し、該出力を表示回路に接続
し、かつ読取りレジスタ出力にパリティチェック回路を
接続し、該パリティチェック回路のチェック結果を保持
するレジスタを設け、該出力を該エラーアドレスレジス
タ及びエラーデータレジスタのセット及びリセットゲー
トに接続し、制御タイミング発生回路のタイミングを制
御することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143082U JPS58118599U (ja) | 1982-02-01 | 1982-02-01 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143082U JPS58118599U (ja) | 1982-02-01 | 1982-02-01 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58118599U true JPS58118599U (ja) | 1983-08-12 |
Family
ID=30024038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143082U Pending JPS58118599U (ja) | 1982-02-01 | 1982-02-01 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118599U (ja) |
-
1982
- 1982-02-01 JP JP1143082U patent/JPS58118599U/ja active Pending
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