JPS5812603B2 - 入出力活動監視装置 - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明はデイジタル・コンピュータ・システムにおける
入出力活動を監視する回路に関する。

背景の技術 今日のデイジタル・コンピュータは非常に異なったデー
タ指令実行時間を有する各種の入出力装置と通信するこ
とができる。

１秒間に１０文字以上のデータを発注するキーボード・
ターミナル、１秒間に１００文字以上のデータを印刷す
る高速ライン・プリンタ、１秒間に１０万文字以上のデ
ータを読み書きするディスク・ユニット等は全て共用の
入出力チャネル・バスを介して１個のデイジタル・コン
ピュータと通信することができる。

更に、コンピュータのユーザーの要求が異なっているた
めに、現今の汎用目的コンピュータの中央処理ユニット
は、通常入出力装置の異なった群を有する非常に多様な
コンピューティング・システム中に組込まれる。

特性の非常に異なる種々の入出力装置に柔軟に適合する
必要があるために、コンピュータの入出力チャネルを設
計するに当り重大な考慮を払わねばならなくなる。

そのような考慮の１つに、中央処理ユニットによって入
出力装置を監視し、データ・エラー及び機器の故障を検
査することがある。

入出力装置の故障情報をコンピューティング・システム
の中央処理ユニットへ伝達し、問題が生じたシステムの
操作者へそれを知らせることが望ましい。

従って，機器の故障を検出するた峠に、中央処理ユニッ
トは、データ・ワード・パリテイ及びメッセージ・プロ
トコルの如き入出力装置の各種のパフォーマンス・イン
デイケータを監視するタスクをしばしば委ねられる。

基本的なパフォーマンス・インデイケータは、中央処理
ユニットが入出力動作の実行を入出力装置に対して要求
する時に、入出力装置がそのリクエストに応答するのに
必要な時間である。

そのようなリクエストに入出力装置が応答することがで
きないと、重大な機器の故障とレて表示され、これは通
常、要求された入出力動作を達成するため、操作者の介
入を必要とするかも知れない。

しかし種々の入出力装置は非常に異なった応答時間を有
する。

例えば、キーボード・ターミナルの操作者がデータ入力
を要求されるリクエストに応答する時間は、ディスク・
ユニットがデータ読出しを要求されるリクエストに応答
する時間よりも、通常長い時間を必要とする。

従って、１秒間の応答の遅れでも、ディスク・ユニット
が故障であることを示すかも知れないし、１秒間を超え
る長い遅延であっても、それはキーボード・ターミナル
の通常の遅れであるかも知れない。

種種の入出力装置の応答時間は非常にばらつきがあるの
で、入出力装置の応答時間を監視する場合、通常のコン
ピュータは典型的にはソフトウエア・プログラムに頼っ
ていた。

従来まで、中央処理ユニットへ接続される多種多様な入
出力装置の応答時間を監視する完全に満足できる統一メ
カニズムは存在しなかった。

本発明の開示 本発明の目的は、種々の入出力動作ユニットの応答時間
が所定の制限範囲内にあるかどうかを統一的に監視する
入出力活動監視装置を提供することにある。

ここでいう応答時間とは、要求された動作が首尾よく終
了するまでの時間（後述の界施例では指令終了信号が発
生されるまでの時間）を意味する。

具体的には、本発明は処理ユニット、ディジタル記憶装
置、複数の入出力動作ユニットを含むデイジタル・コン
ピューティング・システムのための監視回路に関する。

入出力動作ユニットは、処理ユニット及び記憶装置と通
信するため入出力チャネル・バスへ接続される。

本発明の回路は、複数のサブチャネル状況ワードを記憶
することのできる複数の記憶ロケーションを有するメモ
リ・アレイを含む。

各サブチャネル状況ワードは１個の入出力ユニットに対
応する。

換言すれば、メモリ・アレイ中のサブチャネル状況ワー
ドのアドレスは入出力動作ユニット全指定する。

゜サプチャネル状況ワードは、指定された入出力動作ユ
ニットのために制御情報を符号化されている。

各サブチャネル状況ワードはタイミング監視フィールド
を有し、このフィールドは現角カウント・サブフィール
ド、カウント・リミット・サブフィールド、指令進行サ
ブフィールドを含む。

更に、本発明の実施例で使用されるサブチャネル状況ワ
ードは、指令タイミング能動サブフィールドを含む。

更に監視回路は中央処理ユニット及びメモリ・アレイへ
接続されたタイミング制御データ・ロード回路を含む。

この回路は中央処理ユニットによって選択された状況ワ
ードへタイミング制御データをロードするだめのもので
ある。

カウント・リミット・サブフィールドはカウント・リミ
ット数を符号化されたデータをロードされている。

指令進行ビット位置は、対応する入出力動作ユニットに
ついて入出力動作が要求されていることを示す状態ヘセ
ットされる。

現在カウント・サブフィールドは、ゼロ符号化の状態ヘ
クリアされる。

指令タイミング能動ビット位置は間隔計時機構によって
セットされ、タイミング比較のために完全なタイミング
間隔を与える。

更に、回路は調時された間隔でクロツク信号を発生する
間隔計時機構を含む。

更に、監視回路は間隔計時機構及びメモリ・アレイへ接
続されたカウント増進回路を含む。

この回路は、入出力動作が要求されていることを指令進
行ビット位置によって表示されるサブチャネル状況ワー
ドの現在カウント・サブフィールド中に符号化された数
を、反復的に増進するだめのものである。

反復的増進は間隔計時機構からのクロツク信号に応答し
て実行され、サブチャネル状況ワードの現在カウント・
サブフィールド中に符号化された数は、入出力動作の実
行要求を対応する入出力動作ユニットへ出した最近時リ
クエストからのおよその時間を表わす。

更に、監視回路は比較探索回路を含む。

この回路は入出力動作リクエストがなされたことを指令
進行ビット位置が表示する各サブチャネル状況ワードを
テストするためのものである。

このテストは、現在カウント・サブフィールド中に符号
化された数とカウント・リミット・サブフィールド中に
符号化された数とを比較して、カウント・リミットを超
過していれば応答遅延信号を発生することを含む。

最後に、監視回路は入出力チャネル・バス及びメモリ・
アレイへ接続されたクリア回路を含む。

この回路は、入出力動作が首尾よく終了したことを示す
状態へ指令進行ビット位置をクリアするため、入出力チ
ャネル・バスを介して指定されたサブチャネル状況ワー
ドへアクセスするためのものである。

タイミング監視フィールド中に符号化されたカウント・
リミット数と現在カウント数は、そのフイールド中に直
接記憶されることが望ましい。

サブチャネル状況ワードのカウント・リミット・サブフ
ィールド中に符号化されたカウント・リミット数は、対
応する入出力動作ユニットからの応答が遅延しているこ
とを中央処理ユニットが通知される許容時間の長さを決
定する。

カウント・リミット数は、入出力動作の各リクエストで
中央処理ユニットから新たにロードされることができる
ので、本発明の機構は種々の入出力動作装置の応答時間
特性のばらつきに適合した非常に柔軟性あるタイミング
監視制御を可能とする。

本発明の最良実施態様 ここで第１図を参照すると、監視回路２はデイジタル・
コンピュータ・システムにおける入出力活動を監視する
。

デイジタル・コンピュータ・システムは入出力チャネル
・バスを有し、コンピュータとの間でデータを転送する
だめに、複数の入出力動作ユニットが入出力チャネル・
バスへ接続される。

説明を解り易くするために、本発明の理解に必要なデイ
ジタル・コンピュータ・システムの特徴のみを以下に説
明する。

コンピュータ・システムの他の構成要素及び入出力装置
は全く通常のものであり、それらを説明することはかえ
って本発明を不明瞭ならしめるであろう。

入出力データ転送を実効化するだめの制御情報は、サブ
チャネル・メモリ・アレイ４中に記憶される。

サブチャネル・メモリ・アレイ４は読出し／書込み記憶
装置であり、それは複数のサブチャネル状況ワードを記
憶する複数のメモリ・ロケーションを有する。

サブチャネル・メモリ・アレイ４におけるサブチャネル
状況ワードのロケーションのアドレスは、入出力動作を
実行する入出力動作ユニットを指定するために使用され
る。

各サブチャネル状況ワードは特定の入出力動作を持続す
るだめの情報を記憶する。

例えば、サブチャネル状況ワードはコンピュータ・シス
テム中で係属している他の入出力動作に関して要求され
た動作の優先順位を指定し、入出力動作ユニットへ制御
情報を与える。

加えて、各サブチャネル状況ワードは第１図に示される
ようなタイミング監視フィールド６を含む。

タイミング監視フィールドは４つのサブフィールドを含
む。

それらは指令進行ビツト（ＣＩＰ）、指令タイミング能
動ビット（ＣＴＥ）、現在カウント・フィールド（ＣＣ
Ｔ）、カウント・リミット・フィールド（ＣＴＬ）であ
る。

指令進行ビット位置中の論理１は、入出力動作が制御処
理ユニットによって要求されたことを示す。

指令タイミング能動ビット位置中の論理１は、特定の入
出力ユニットのために時間計測が開始されたことを示す
。

概略的に云えば、現在カウント・フィールドは、最近時
の入出力リクエストが生じてからの経過時間数を含む。

カウント・リミット・フィールドは、入出力動作の完了
確認を何時まで遅延してよいかを決定する制限値を与え
る。

サブチャネル・メモリ・アレイ４は読出し能動入力８、
書込み能動入力１０、サブチャネル・アドレス入力１２
、サブチャネル・メモリ・アレイ４から読出され又はそ
こへ書込まれる状況ワードをラッチするだめのデータ・
レジスタ１４を含む。

図を簡単にするため、タイミング制御データを転送する
データ通路のみが示される。

サブチャネル・アドレス入力１２のだめのアドレス・ワ
ードは第１アドレス・バス１６、第２アドレス・バス１
８、第３アドレス・バス２０を介して転送される。

３，つのアドレス・バス１６，１８，２０は１バイトの
幅を有する。

第１アドレス・バス１６、第２アドレス・バス１８、第
３アドレス・バス２０上のアドレス信号は、それぞれ中
央処理ユニット、入出力チャネル・バス、タイミング監
視制御回路 ，２４から得られる。

３つのアドレス・バスはサブチャネル・アドレス・バス
ＯＲゲート２２を介してサブチャネル・アドレス入力１
２へ接続される。

ＯＲゲート２２は８個の３入力ＯＲゲートで構成され、
各ＯＲゲートの３２の入力は３つのアドレ，ス・バス１
６，１８．２０の対応する信号線へ接続される。

中央処理ユニット（図示せず）はＣＰＵポート２５を介
して監視回路２へ接続される。

ＣＰＵポート２５は入出力動作の開始を要求する信号、
及びその動作を処理すべき動作ユニットに対応するサブ
チャネルの指定アドレスを受取るために設けられる。

コンピュータの中央処理ユニットから来る２進カウント
・リミットはＣＰＵポート２５で受取られる。

かくて、動作ユニット及びカウント・リミットの指定は
、コンピュータ・プログラマの制御下におくことができ
る。

ＣＰＵポート２５は、中央処理ユニットからのデータを
ラッチするためのＣＰＵポート入カレジスタ２６を含む
。

サブチャネル・アドレス・バス２８、制御データ・バス
３０、入出力開始要求信号線３２は中央処理ユニットを
ＣＰＵポート入力レジスタ２６へ接続する。

サブチャネル・アドレス・バス２８及び制御データ・バ
ス３０は入カレジスタ２６のデータ入力へ接続される。

入出力開始要求信号線３２は入カレジスタ２６のロード
能動入力へ接続される。

中央処理ユニットによって指定されたサブチャネル状況
ワードのアドレスに対応するＣＰＵポート入カレジスタ
２６の８つの出力は、第１バス能動ＡＮＤゲート３４を
介して、第１アドレス・バス１６を形成する８本の信号
線へ接続される。

第１バス能動ＡＮＤゲート３４はバス入力３５、バス出
力３７、ゲート能動入力３９を有する。

ＡＮＤゲート３４は８個のＡＮＤゲートより成る。

各ＡＮＤゲートの第１入力はバス信号線へ接続される。

最初の入力は集約的にバス入力３５を限定する。

ＡＮＤゲートの第２入力はゲート能動入力３９として働
く共通の制御線へ接続される。

ＡＮＤゲートの出力はバス出力３７を限定する。

かくて、８つの信号通路は、ゲート能動入力３９へ印加
された論理１又は論理０信号によって集約的（能動化さ
れ又は無能化される。

以下言及する他のバス能動ＡＮＤゲートも同様に構成さ
れかつ動作する。

中央処理ユニットからのカウント・リミット数をラッチ
するＣＰＵポート入カレジスタ２６のビット位置は、タ
イミング制御データ・バス３６によってタイミング監視
制御回路２４へ接続される。

ＣＰＵポート入カレジスタ２６中にラッチされる他の制
御情報のためのデータ・ポートは図を簡単にするため示
されていない。

第２アドレス・バス１８上のアドレス・ワードは入出力
チャネル・ポート３８を介して与えられる。

Ｉ／Ｏチャネル・ポート３８は動作ユニット指定レジス
タ４０を含む。

レジスタ４０のデータ入力は、指令終了リクエストを発
生する動作ユニットを指定するサブチャネル・アドレス
を受取るため、入出力チャネル・バスへ接続される。

指令？了リクエスト信号線４２を介して転挟される指令
終了リクエストは、入出力動作が成功裏に完了したこと
を知らせる。

動作ユニット指定レジスタ４０の出力は、第２バス能動
ＡＮＤゲート４４を介して第２アドレス・，バス１８へ
接続される。

第１及び第２のバス能動ＡＮＤゲート３４及び４４は、
所与の時点で１つのアドレス・ワードを超えるアドレス
・ワードがサブチャネル・アドレス・バスＯＲゲート２
２の入力に現われることを禁止するために設けられる。

サブチャネル・メモリ・アレイ４へのアクセスを時間調
節することによって複数の同時的アクセスを避けるため
、中断シンクロナイザ６０が設けられる。

かくて、中断シンクロナイザ６０はスタートＩ／Ｏ信号
線６２を介してスタートＩ／Ｏ信号を発生する。

スタートＩ／Ｏ信号線６２は第１バス能動ＡＮＤゲート
３４のゲート能動入力３９へ接続される。

更に、中断シンクロナイザ６０は指令終了信号線６４上
に指令終了信号を発生する。

指令終了信号線６４は第２バス能動ＡＮＤ，ゲート４４
のゲート能動入力５０へ接続される。

中断シンクロナイザ６０によって転送されるタイマ信号
（線６６）は、アトレス・ワードが第３アドレス・バス
２０上に現われる時間を限定する。

中断シンクロナイザ６０によって発生されるスター｝Ｉ
／Ｏ、指令終了、夕，イマの各信号は、所与の時点で１
つのアドレスがメモリ・アレイ・アドレスＯＲゲート２
２へ与えられるように時間調節される。

中断シンクロナイザ６０の回路は、第３図を参照して後
に説明される。

第１図には示されていないが、スター｝Ｉ／．０、指令
終了、タイマの各信号の論理反転信号を転送するため、
信号線６３，６５，６７が中断シンクロナイザ６０をタ
イミング監視制御回路２４へ接続している。

サイクル完了信号線６８はタイミング監視制御回路２４
を中断シンクロナイザ６゜０へ接続する。

信号線６８はタイミング監視サイクルが完了したことを
示す信号を転送する。

タイミング監視制御回路２４は、サブチャネル・メモリ
・タイミング・監視データ入力及び出力バス７０，７１
を介してデータ・レジスタ１４のタイミング監視フィー
ルドへ接続される。

更に、タイミング監視制御回路２４には動作ユニット・
タイム・アウト信号線７２が接続される。

信号線７２は中央処理ユニットへも接続されている。

動作ユニット・タイム・アウト信号線７２が論理１を伝
送する時、動作ユニットの１つが入出力動作リクエスト
の応答を遅延している。

遅延した動作ユニットを指定するサブチャネル・アドレ
スは、遅延動作ユニット・バス７４を介して中央処理ユ
ニットへ転送される。

動作ユニット・タイム・アウト信号の受信をタイミング
監視制御回路２４に通知するため、ＣＰｔ４知信号線７
５が設けられる。

間隔計時機構７６はタイミング中断リクエスト信号線７
８によって中断シンクロナイザ６０へ接続される。

間隔計時機構７６は３０秒間隔で論理パルスを発生する
通常のパルス発生器である。

監視回路２を調時するめだに、６位相自由走行リング８
０が設けられている。

リング８０は第２図のＴ１〜Ｔ６で示される６本の信号
線に周期的にパルスを発生する。

図を簡単にするため、自由走行リング８０から出る６本
のタイミング信号線は図面中の谷種め回路エレメントへ
直接に接続されるようには示されていない。

その代りに、そのような接続は適当な時間表示を有する
信号入力線によって示される。

ここで第３図を参照すると、そこには中断シンクロナイ
ザ６０の回路が示されている。

この回路は３つのチャネルに分割されている。

それらはタイミング中断チャネル１００、スタート■／
０チャネル２００、指令終了チャネル３００である。

タイミング中断チャネル１００はトラップ・リクエスト
・ランチ１０２を含み、タイミング中断リクエスト信号
線７８がラツチ１０２へ接続される。

トラップ・リクエスト・ラッチ１０２の出力は、３入力
ＡＮＤゲートであるＴ２優先順位能動ＡＮＤゲート１０
４の第１入カへ接続され１る。

第２入力はチャネル・ビジイＡＮＤゲート６１へ接続さ
れる。

Ｔ２優先順位能動ＡＮＤゲート１０４の第３入力は、自
由走行リング８０からのＴ２信号線へ接続される。

ＡＮＤゲーＮ ０４の出力は中断シンクロナイザ・ラツ
チ１０６のセット入力へ接続される。

中断シンクロナイザ・ラツチ１０６のリセット入力は、
サイクル完了信号線６８へ接続される。

中断シンクロナイザ・ラツチ１０６の出力は、トラップ
・リクエスト・ランチ１０２のリセット入力へ接続され
、か？Ｔ１能動ＡＮＤゲ−｝１０８の第１入カへ接続さ
れる。

中断シンクロナイザ・ラツチ１０６の補数出力は、チャ
ネル・ビジイＡＮＤゲート６１の入力ヘ接続され、かつ
Ｔ６能動ＡＮＤゲート１１０へ接続される。

Ｔ１能動ＡＮＤゲート１０８の出力は、タイミング中断
チャネル出力ラツチ１１２のセット入カへ接続される。

タイミング中断チャネル出力ラッチ１１２のリセット入
力は、Ｔ６能動ＡＮＤゲート１１０の出力へ接続される
。

Ｔ１及びＴ６能動ＡＮＤゲー｝１ ０８ ｊ １ １
０への第２入力はそれぞれ自由走行リング８０のＴ１及
びＴ６タイミング信号線へ接続される。

ラツチ１１２の出力はタイマ信号線６６へ接続され、そ
の補数出力は信号線６７へ接続される。

スタートＩ／Ｏチャネル２００及び指令終了チャネル３
００はそれぞれタイミング中断チャネル１００と同様の
回路エレメントを有する。

説明を簡単にするため、３つのチャネル間の相異のみを
説明する。

スタートＩ／Ｏチャネル２００とタイミング中断チャネ
ル１００との相異は、スタート■／０リクエスト信号線
３２がトラップ・リクエスト・ラツチ２０２へ接続され
、Ｔ３優先順位能動ＡＮＤゲート２０４の第３入力が自
由走行リング８０からのＴ３タイミング信号線へ接続さ
れていることである。

スタートＩ／Ｏチャネル２００の出力はスタートＩ／Ｏ
信号線６２上を転送され、その補数出力は信号線６３上
で利用可能となる。

指令終了チャネル３００と他の２つのチャネルとの相異
は、指令終了リクエスト信号線４２がトラップ・リクエ
スト・ラツチ３０２のセット入力へ接続され、Ｔ４優先
順位能動ＡＮＤゲート３０４の第３入力がＴ４タイミン
グ信号線へ接続されることである。

指令終了チャネル３００の出力は指令終了信号線６４上
を転送され、その補数信号は線６５上に現われる。

動作において、トラップ・リクエスト・ラッチ１０２，
２０２，３０２の各々はそのセット入力へ接続された信
号線へ到着する信号をラッチする。

チャネル１００，２００，３００の入力における信号は
、サブチャネル・メモリ・アレイ４へのアクセスを要求
する。

概して、各信号は相互に対して非同期的に到着する。

トラップ・リクエスト・ラッチ１０２，２０２，３０２
のラッチされた出力信号は、それぞれの中断シンクロナ
イザ・ラッチ１０６，２０６，３０６へ時間的優先順位
に従って通される。

これは、順次のタイミング信号パルス及びチャネル・ビ
ジイＡＮＤゲート６１の出力によって能動化される優先
順位能動ＡＮＤゲート１０４，２０４，３０４により達
成される。

チヤネル・ビジイＡＮＤゲート６１は３個の中断シンク
ロナイザ・ラッチ１０６，２０６，３０６の全てがゼロ
ヘクリアされる時にのみ論理１を発生する。

そのクリアはサイクル完了信号線６８上の信号によって
達成される。

中断シンクロナイザ・ラッチ１０６，２０６，３０６の
出力はＴ１又はＴ６によって能動化されるＡＮＤゲート
１０８，２０８，３０８，１１０，２１０，３１０によ
りそれぞれのチャネル出力ラッチ１１２，２１２，３１
２へ接続される。

ＡＮＤゲート１０８〜３１０はタイミング中断、スター
トＩ／Ｏ、指令終了の各リクエスト信号の開始及び終了
を、自由走行リング８０のクロツク・サイクルの開始及
び終了と同期化する。

タイミング監視制御回路２４の回路は第４Ａ図及び第４
Ｂ図に示される。

タイミング監視データ入力バス７０はタイミング監視制
御入力レジスタ４００へ接続される。

タイミング監視制御入カレジスタ４００のロード能動入
力４０２は、自由走行リング８０からのＴ１タイミング
信号線へ接続される。

レジスタ４００のクリア能動入力４０４はＯＲゲート４
０６の出力へ接続される。

ＯＲゲ−ト４０６の１つの入力は３入力ＡＮＤゲート４
０８へ接続される。

ゲート４０８の３つの入力はそれぞれ中断シンクロナイ
ザ６０のタイミング中断チャネル１００、指令終了チャ
ネル３００、スタートエ／０チャネル２００へ接続され
る。

ＯＲゲート４０６の第２入力はＴ２能動ＡＮＤゲート４
１０へ接続される。

ＡＮＤゲート４１００１つの入力は自由走行リング８０
からのＴ２タイミング信号線へ接続される。

第２入力はＯＲゲート４１２へ接続される。

ＯＲゲート４１２の入力は指令終了信号線６４及びスタ
ートＩ／Ｏ信号線６２へ接続される。

タイミング監視制御入カレジスタ４００のＣＴＬ，ＣＣ
Ｔ，ＣＴＥ，ＣＩＰフィールドからの出力は次のように
接続される。

レジスタ４００中のＣＴＬフィールドに対応する出力は
、第１バススイッチＡＮＤゲート４１４へ接続される。

第１バス・スイッチＡＮＤゲート４１４は、能動入力を
タイマ信号線６６へ接続されたバス能動ＡＮＤゲートで
ある。

ＣＰＵポート入力レジスタ２６のＣＴＬフィールドから
来るタイミング制御データ・バス３６は第２バス・スイ
ツチＡＮＤゲート４１６へ接続される。

ＡＮＤゲ−ト４１６は能動入力を中断シンクロナイザ６
０からのスタートＩ／Ｏ信号線６２へ接続されたバス能
動ＡＮＤゲートである。

第１及び第２バス・スイッチＡＮＤゲートの出力はバス
・スイッチＯＲゲート４１８へ接続される。

ＯＲゲート４１８の出力は新ＣＴＬバス４２０へ接続さ
れる。

かくて、スタートＩ／Ｏ信号線６２上に論理１が現われ
、タイマ信号線６６上に論理０が現われると、タイミン
グ制御データ・バス上の信号は新ＣＴＬバス４２０へ通
される。

逆に、論理１がタイマ信号線６６上に現われ、論理０が
スタートＩ／Ｏ信号線６２上に現われると、タイミング
監視制御入カレジスタ４００のＣＴＬフィールドにある
２進数が新ｃＴＬバス４２０へ通される。

スター｝Ｉ／Ｏ信号線６２及びタイマ信号線６６の双方
が論理０であれば、新ＣＴＬバスの信号線は論理Ｏヘセ
ットされる。

中断シンクロナイザ６０は、スタートＩ／Ｏ信号線６２
及びタイマ信号線６６の双方が同時に論理１と々らない
ように保証する。

タイミング監視制御入カレジスタ４００のＣＣＴフィー
ルドのビット位置出力は、８ビット・カウント増進カウ
ンタ４２２のデータ入力へ接続される。

カウント増進カウンタ４２２はロード入力Ｌへ印加され
た信号に応答してロードされる。

ロード入力ＬはＴ１タイミング信号線へ接続される。

カウント増進カウンタ４２２の出力は新ＣＣＴデータ・
バス４２４へ接続される。

新ＣＣＴデータ・バス４２４を形成する信号線は、比較
回路４２６のＡ入カへ接続される。

入力レジスタ４００の指令タイミング長を表わすＣＴＬ
フィールドは、比較回路４２６のＢ入カへ接続される。

比較回路４２６は、タイマ信号線６６上の信号によって
ストローブされ、Ａ入力がＢ入力に等しい時（即ち、入
カレジスタ４００からの指令タイミング長フィールドが
新ＣＣＴデータ・バス４２４上の現在の指令時間に等し
い時）、真の出力を発生する。

比較回路（カウント・リミット比較器）４２６の出力は
、リミット等価ラッチ４２８のセット入力へ接続される
。

リミット等価ランチ４２８のリセット入力は自由走行リ
ング８０からのＴ６タイミング信号線へ接続される。

リミット等価ランチ４２８の出力は指令タイム・アウト
・ラツチ４０３のセット入力へ接続され、ラツチ４３０
の出力は指令タイム・アウト信号線７２へ接続される。

タイミング監視制御入カレジスタ４００のＣＴＥビット
位置出力は、Ｔ２能動ＡＮＤゲート４３２へ接続される
。

Ｔ２能動ＡＮＤゲート４３２の第２入力はＴ２信号線へ
接続される。

その出力はカウント増進カウンタ４２２の増進Ｉ入カへ
接続される。

レジスタ４００のＣＴＥ位置に論理１が存在すれば、そ
れはレジスタ４００のＣＣＴフィールドに記憶されたカ
ウントを増進させる。

更に、レジスタ４００のＣＴＥビット位置からの出力は
、インバータ４３６を介してカウント・クリアＯＲゲー
ト４３４へ接続される。

カウント・クリアＯＲゲート４３４の第２入力はリミッ
ト等価ラッチ４２８の出力へ接続される。

レジスタ４００のＣＩＰビット位置出力は、ＣＩＰＯＲ
ゲート４３８の第１入カへ接続される。

ＣＩＰＯＲゲート４３８への第２入力はスタートＩ／０
゜信号線６２へ接続される。

ＣＩＦ ＯＲゲートの出力は新ＣＩＰ信号線４４０へ
接続される。

かくて、新ＣＩＰ信号線４４０は、スタートＩ／Ｏ信号
線６２が論理１を搬送するか、レジスタ４００に記憶さ
れたタイミング監視フィールドのＣＩＰビットが１であ
る時に、論理１を搬送する。

ここで第４Ｂ図を参照すると、タイミング監視制御出力
レジスタ４４２は、新ＣＴＬデータ・バス４２０、新Ｃ
ＣＴデータ・バス４２４、タイマ信号線６６、新ＣＩＰ
信号線４４０へ接続される。

サイクルの始めにレジスタ４４２をクリアするため、レ
ジスタ４４２のクリア入力はＴ１タイミング信号線へ接
続される。

レジスタ４４２のロード入力は自由走行リング８０のＴ
３信号線へ接続されるので、レジスタ４４２はＴ３時間
にロードされる。

レジスタ４４２のデータ出力は、タイミング監視データ
出力バス７１によってサブチャネル・メモリ・アレイ４
のデータ・レジスタ１４へ接続される。

サブチャネル・メモリ・アレイ４に記憶された各サブチ
ャネル状況ワードのタイミング監視フィールドを検査す
るために、サブチャネル状況ワードのアドレスを順次に
発生する機構がタイミング監視制御回路２４中に設けら
れている。

８ビット・アドレス増進カウンタ４４４は読出されるべ
きサブチャネル状況ワードのアドレスを発生する。

アドレス増進カウンタ４４４の増進入力Ｉは自由走行リ
ング８０のＴ５タイミング信号線へ接続される。

アドレス増進カウンタ４４４のクリア入力Ｉは信号線６
７へ接続される。

信号線６７は中断シンクロナイザ６０のタイミング中断
チャネルから来る補数出力信号を搬送する。

かくて、カウンタはサイクルのＴ５位相中に増進され、
反転されたタイマ信号が論理１の時にクリアされる。

アドレス増進カウンタ４４４はカウンタ・オーバフロー
線を有しこの線はカウンタが最大値に達した時に論理１
を転送する。

カウンタ４４４のカウンタ・オーバフロー出力はサイク
ル完了ＯＲゲート４４６の第１入カへ接続される。

サイクル完了ＯＲゲート４４６は３入カゲートである。

ＯＲゲート４４６の第２入力はスタート■／０信号線６
２へ接続され、第３入力は指令終了信号線６４へ接続さ
れる。

ＯＲゲート４４６の出力はＴ３能動ＡＮＤゲート４４８
へ接続され、ＡＮＤゲート４４８の出力は完了サイクル
・ラツチ４５０へ接続される。

完了サイクル・ラッチ４５０のリセット入力はＴ６タイ
ミング信号線へ接続される。

完了サイクル・ラッチ４５０の出力は完了サイクル信号
線６８へ接続される。

かくて、′３つの条件が完了サイクル信号を発生するこ
とができる。

それらはスタートＩ／Ｏ信号、指令終了信号、アドレス
増進カウンタ４４４における最大アドレスの出現である
。

最大アドレスの出現は、メモリ・アレイ４中の全てのサ
ブチャネル状況ワードがアクセスされたことを示す。

アドレス増進カウンタ４４４のカウント出力は第３アド
レス・バス２０へ接続される。

加えて、遅延動作ユニット・レジメタ４５２がアドレス
増進カウンタ４４４へ接続される。

遅延動作ユニット・レジスタ４５２のロード入力は、指
令タイムアウト信号線７２へ接続される。

かくて、動作ユニットが遅延していることを示すカウン
ト・リミットが現在カウントに等しいようなサブチャネ
ル状況ワードが生じると、そのアドレスは遅延動作ユニ
ット・レジスタ４５２へロードされる。

遅延動作ユニット・レジスタ４５２の出力は中央処理ユ
ニットへ接続される。

ここで第５図を参照すると、そこには第１図の回路の動
作を表わすフローチャートが示される。

このフローチャートは自明であるから、簡単に説明して
おく。

フローチャート中のステップが実行される時間は右方に
示される。

タイマ・リクエスト信号、スタートＩ／Ｏリクエスト信
号、指令終了リクエスト信号が存在しない限り、回路は
３個のブランチ決定によって限定されるＮＯのループを
循環する。

間隔計時機構７６からクロック信号が出現すると、「タ
イマ」のところからＹＥＳへブランチする。

同様に、スタートＩ／Ｏリクエスト又は指令終了リクエ
ストが出現すると、「スタートＩ／Ｏ」及び「指令終了
」のところからＹＥＳへブランチする。

中央処理ユニットからスタート■／０リクエストが生じ
ると、そのリクエストが向けられた入出力に対応するサ
ブチャネル状況ワードがメモリ・アレイ４から読出され
る。

タイミング監視制御入力レジスタ４００がクリアされる
。

即ち、カウント・リミット・ンイールド、現在カウント
・フィールド、カウント・タイミング能動ビット、及び
指令進行ビットが論理ゼロヘクリアされる。

次いで、中央処理ユニットからの新しいカウント・リミ
ットがタイミング監視制御出力レジスタ４４２ヘロード
され、出力レジスタ中の指令進行ビット位置が論理１ヘ
セットされる。

次いで、新しいタイミング制御データがメモリ・アレイ
４ヘロードされる。

入出力動作ユニットからの指令終了リクエストは、スタ
ート■／０リクエストと同じようにタイミング監視制御
入カレジスタ４００をクリアする。

指令終了リクエストは入出力動作の成功した完了を示す
。

指令終了リクエストの場合、クリアされたレジスタ・フ
ィールドはメモリ・アレイ４ヘロードされる。

かくて、指令進行ビットは論理０へ止まる。

これは入出力動作ユニットに対して入出力動作リクエス
トが係属していないことを示す。

間隔計時機構７６から出るクロック信号は、各サブチャ
ネル状況ワードをメモリ・アレイ４から順次に読出させ
る。

クロック信号間の時間間隔は、十分なテスト分析を可能
とする程度に小さく、コンピュータ・システムへのテス
トの影響を最小限にする程度に大きく選択される。

３０秒のクロック信号間隔が適当である。

指令進行ビット及びカウント能動ビットの双方が１であ
れば、状況ワード中に記憶された現在カウント数が増進
される。

増進された後、現在カウントはカウント・リミットと比
較される。

もしカウント・リミットが現在カウントに等しければ、
タイム・アウト・ラッチがセットされる。

これは入出力動作ユニットからの応答が遅延しているこ
とを示す。

本発明は前記の特定の実施例に制限されない。

例えば、これまで説明したプロセスは、図示したような
ハードワイヤ論理ゲートの代りにマイクロプログラム、
プロセッサを用いて実施することができる。

そのような場合、第５図のフローチャートはマイクロプ
ログラム・プロセッサをプログラミングするのに使用で
きる。

【図面の簡単な説明】

第１図は本発明のタイミング監視回路の略図、第２図は
上記回路のクロツク・サイクルの時間間隔を示すタイミ
ング図、第３図は第１図の回路の構成要素である中断シ
ンクロナイザの回路図、第４ａ図及び第４ｂ図は第１図
の回路の構成要素であるタイミング監視制御回路の回路
図、第５図は第１図の回路の動作を示すフローチャート
である。 ２・・・・・・監視回路、４・・・・・・サブチャネル
・メモリ・アレイ、６・・・・・・タイミング監視フィ
ールド、８・・・・・・読出し能動入力、１０・・・・
・・書込み能動入力、１２・・・・・・サブチャネル・
アドレス入力、１４・・・・・・データ・レジスタ、２
４・・・・・・タイミング監視制御回路、２５・・・・
・・ＣＰＵポート、２６・・・・・・ＣＰＵポート入カ
レジスタ、３４・・・・・・第１バス能動ＡＮＤゲート
、３８・・・・・・入出力チャネル・ポート、４０・・
・・・・動作ユニット指定レジスタ、４４・・・・・・
第２バス能動ＡＮＤゲート、６０・・・・・・中断シン
クロナイザ、７６・・・・・・間隔計時機構、８０・・
・・・・６位相自由走行リング、１００・・・・・・タ
イミング中断チャネル、１０２，１０６，１１２・・・
・・・ラッチ、２００・・・・・・スタートＩ／Ｏチャ
ネル、２０２，２０６，２１２・・・・・・ラッチ、３
００・・・・・・指令終了チャネル、３０２，３０６，
３１２・・・・・・ラッチ、４００・・・・・・タイミ
ング監視制御入カレジスタ、４２２・・・・・・カウン
ト増進カウンタ、４２６・・・・・・比較回路（カウン
ト・リミット比較器）、４２８ ，４３０・・・・・・
ラッチ、４４２・・・・・・タイミング監視制御出力レ
ジスタ、４４４・・・・・・アドレス増進力ウンタ、４
５０・・・・・・完了サイクル・ラッチ、４５２・・・
・・・遅延動作ユニット・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 処理ユニット、記憶装置及び複数の入出力動作ユニ
   ットを有し、該入出力動作ユニットが入出力チャネル・
   バスを介して前記処理ユニット及び前記記憶装置に接続
   されてなるコンピュータ・システムにおいて、下記の（
   イ）乃至（ヘ）を具備する入出力活動監視装置。 （イ）前記複数の入出力動作ユニットの各々に対応し、
   且つ現在カウント・サブフィールド、カウント・リミッ
   ト・サブフィールド及び指令進行サブフィールドを含む
   複数のサブチャネル状況ワードを記憶するメモリ・アレ
   イ。 ←）前記処理ユニットからの入出力動作要求信号に応答
   して、前記処理ユニットによって選択されたサブチャネ
   ル状況ワードの前記カウント・リミット・サブフィール
   ドへカウント・リミット数をロードし、前記指令進行サ
   ブフィールドへ前記選択されたサブチャネル状況ワード
   に対応する入出力動作ユニットの動作が要求されたこと
   を示す情報をロードし、前記現在カウント・サブフィー
   ルドへ所定の初期値をロードするタイミング制御データ
   ・ロード回路。 （ハ）所定の時間間隔でクロツク信号を発生する間隔計
   時機構。 （ニ）前記クロック信号に応答して、前記メモリ・アレ
   イに記憶されている前記複数のサブチャネル状況ワード
   を順次にアクセスし、そのうち前記指令進行サブフィー
   ルドに前記情報がロードされているサブチャネル状況ワ
   ードの前記現在カウント・サブフィールドのカウント値
   を増進して対応する人出力動作ユニットへの最新の動作
   要求時からのおよその経過時間を表示せしめるカウント
   増進回路。 （ホ）前記現在カウント・サブフィールドの増進された
   カウント値と、同じサブチャネル状況ワードに含まれる
   前記カウント・リミット・サブフィールドの前記カウン
   ト・リミット数とを比較し、前記増進されたカウント値
   が前記カウント・リミット数を超過していれば、対応す
   る入出力動作ユニットの応答が遅れていることを示す応
   答遅延信号を発生する比較探索回路。 （ヘ）特定の入出力動作ユニットの要求された動作が首
   尾よく終了したことに応答して、該特定の入出力動作ユ
   ニットに対応するサブチャネル状況ワードの少なくとも
   前記指令進行サブフイールドをクリアするクリア回路。