JPS58130499A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPS58130499A JPS58130499A JP57014181A JP1418182A JPS58130499A JP S58130499 A JPS58130499 A JP S58130499A JP 57014181 A JP57014181 A JP 57014181A JP 1418182 A JP1418182 A JP 1418182A JP S58130499 A JPS58130499 A JP S58130499A
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- transfer
- shift register
- bits
- data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional [2D], e.g. horizontal and vertical shift registers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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- G11C—STATIC STORES
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- Solid State Image Pick-Up Elements (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＣＤなどの電荷転送素子（ＣＴＤ）Ｋよる
シリアル−パラレル−シリアル（８Ｐ８ ） 構ｇのメ
モリに適用して好適なシフトレジスタに係わり、％にこ
のシフトレジスタの実効ビット長（ビット容４ｉ）を任
意に可変できるよう圧したものである。
シリアル−パラレル−シリアル（８Ｐ８ ） 構ｇのメ
モリに適用して好適なシフトレジスタに係わり、％にこ
のシフトレジスタの実効ビット長（ビット容４ｉ）を任
意に可変できるよう圧したものである。
第１図はＣＣＤにより構成された８ＰＳ構成のメモリの
一例であって、シリアルシフトレジスタ（入力シフトレ
ジスタ） （１０ｉ（）と、その実効ビット長に対応し
た数のパラレルシフトレジスタ（並列転送用シフトレジ
スタ） （２ＯＲ）と、さらにシリアルシフトレジスタ
（出力シフトレジスタ） （３０Ｒ）とを有し、出力シ
フトレジスタ（３０Ｂ）の出力は再生回路（４ｔ）によ
って再生されたのち入出力回路（５０に供給されると共
に、その一部は入力シフトレジスタ（ＩＯＲ）側に戻さ
れて再書込みが行われる。
一例であって、シリアルシフトレジスタ（入力シフトレ
ジスタ） （１０ｉ（）と、その実効ビット長に対応し
た数のパラレルシフトレジスタ（並列転送用シフトレジ
スタ） （２ＯＲ）と、さらにシリアルシフトレジスタ
（出力シフトレジスタ） （３０Ｒ）とを有し、出力シ
フトレジスタ（３０Ｂ）の出力は再生回路（４ｔ）によ
って再生されたのち入出力回路（５０に供給されると共
に、その一部は入力シフトレジスタ（ＩＯＲ）側に戻さ
れて再書込みが行われる。
このように構成されたメモリａＯ＋ｔシフトレジスタ（
ＩＯＲ）〜（３０Ｒ）及びその周辺回路（駆動回路等）
を構成した時点で、メモリの用途及びビット長が決定さ
れてしまい、用途及びビット長に対する自由度は全くな
い。
ＩＯＲ）〜（３０Ｒ）及びその周辺回路（駆動回路等）
を構成した時点で、メモリの用途及びビット長が決定さ
れてしまい、用途及びビット長に対する自由度は全くな
い。
そこでこの発明では同一ビット長のシフトレジスタを使
用しても、すなわちシフトレジスタの内部構成を変更し
ないでもその実効ビット長を任意に可変できるようにす
ることにより、メモリ等に使用したときの用途及びビッ
ト長の選択を容易にできるようにしてメモリ用途の広範
化を図れるようＫしたものである。
用しても、すなわちシフトレジスタの内部構成を変更し
ないでもその実効ビット長を任意に可変できるようにす
ることにより、メモリ等に使用したときの用途及びビッ
ト長の選択を容易にできるようにしてメモリ用途の広範
化を図れるようＫしたものである。
そのため、この発明においてはシフトレジスタを駆動す
る２つの転送方式、すなわちエレクトロード／ビット（
Ｂ／Ｂ）方式と通常転送方式を巧みに使い分けることに
よりｎ相ｍビットのシフトレジスタの実効ビット長を最
大□×ｍビットまで可変できるようにしたものである。
る２つの転送方式、すなわちエレクトロード／ビット（
Ｂ／Ｂ）方式と通常転送方式を巧みに使い分けることに
よりｎ相ｍビットのシフトレジスタの実効ビット長を最
大□×ｍビットまで可変できるようにしたものである。
続いて、この発明の一例を第２図以下を径間して詳細に
説明する。
説明する。
第２図はこの発明によるシフトレジスタとしてＣＯＤを
使用した場合であって、図は６相による転送りロックの
ものを例示した。この第２図においては埋込みチャンネ
ル形のＣＣＤの一例で）・る。
使用した場合であって、図は６相による転送りロックの
ものを例示した。この第２図においては埋込みチャンネ
ル形のＣＣＤの一例で）・る。
図において、６υはＰ形基板、姉は埋込み用Ｎ形チャン
ネル、φ１〜φ・は転送電極で、これら複数の転送電極
φ１〜φ６に所定の転送りロック（後述するクロックデ
ータにより定まる）が供給されてデータの転送が行なわ
れる。
ネル、φ１〜φ・は転送電極で、これら複数の転送電極
φ１〜φ６に所定の転送りロック（後述するクロックデ
ータにより定まる）が供給されてデータの転送が行なわ
れる。
第３図はシフトレジスターに対する駆動回路の一例であ
る。σ１）は外部よりコントロールできるようになされ
た転送りロック発生器であって、この転送りロック発生
器συからはルを転送に使用するクロックのデータと通
常転送のときに使用するりロックのデータが出力される
。
る。σ１）は外部よりコントロールできるようになされ
た転送りロック発生器であって、この転送りロック発生
器συからはルを転送に使用するクロックのデータと通
常転送のときに使用するりロックのデータが出力される
。
また、（７２Ａ）〜（７２Ｆ）は双方向性のシフトレジ
スタであって、クロックデータがシフトレジスタ（７２
Ａ） Ｋ入力した場合には左側から右側のシフトレジス
タに向って順次１ビツトずつクロックデータがシフトし
、また右側のシフトレジスタ（７２Ｆ）Ｋクロックデー
タが入力したときには右側から左側のシフトレジスタ（
７２Ａ） Ｋ向ってクロックデータが１ビツトずつ順次
シフトするように構成されている。これら複数のシフト
レジスタの出力は夫々りロックドライバ（７３人）〜（
７３Ｆ）を介して第２図に示した各転送電極φ１〜φ６
に対する転送り關ツクとして供給される。
スタであって、クロックデータがシフトレジスタ（７２
Ａ） Ｋ入力した場合には左側から右側のシフトレジス
タに向って順次１ビツトずつクロックデータがシフトし
、また右側のシフトレジスタ（７２Ｆ）Ｋクロックデー
タが入力したときには右側から左側のシフトレジスタ（
７２Ａ） Ｋ向ってクロックデータが１ビツトずつ順次
シフトするように構成されている。これら複数のシフト
レジスタの出力は夫々りロックドライバ（７３人）〜（
７３Ｆ）を介して第２図に示した各転送電極φ１〜φ６
に対する転送り關ツクとして供給される。
さて、このシフトレジスターにおける実効ビット長は転
送りロック発生器συより出力されたクロックデータの
種類及び転送方式をＶＢ転送とするか通常転送とするか
によって決定される。ｎ相ｍビット（ｍは転送電極の総
数）のシフトレジスタ＠０）の場合には−Ｌ Ｘ ｍビ
ットから最大旦×ｍピッｎ
ｎトまで拡張できる。
送りロック発生器συより出力されたクロックデータの
種類及び転送方式をＶＢ転送とするか通常転送とするか
によって決定される。ｎ相ｍビット（ｍは転送電極の総
数）のシフトレジスタ＠０）の場合には−Ｌ Ｘ ｍビ
ットから最大旦×ｍピッｎ
ｎトまで拡張できる。
例えば６相ｍビットの場合には転送りロックの種類及び
転送方式を選択することによりｍビット〜ｓ ｆｌ’１
ビットまで実効ビット長を可変することができる。
転送方式を選択することによりｍビット〜ｓ ｆｌ’１
ビットまで実効ビット長を可変することができる。
まず、７ｍビットの実効ビット長を得る例から説明する
と、この場合にはクロックデータとして（１００００ｏ
：ｌのデータを使用すると共に、転送方式としては騒
転送を選ぶ。従って、クロックデータは右側のシフトレ
ジスタ（７２Ｆ）に供［Ｌれる。これによってφｌ〜φ
６の各転送電極には第５図に示すような時系列の転送り
ロックが供給される。
と、この場合にはクロックデータとして（１００００ｏ
：ｌのデータを使用すると共に、転送方式としては騒
転送を選ぶ。従って、クロックデータは右側のシフトレ
ジスタ（７２Ｆ）に供［Ｌれる。これによってφｌ〜φ
６の各転送電極には第５図に示すような時系列の転送り
ロックが供給される。
単一の信号電荷を取込み、これを転送する場合には第４
図で示すようなモードとなり、いま第２のインプットゲ
ートＩＮＧ、は所定の直流バイアスが加えられ、第１の
インプラトゲ−）ＩＮＧｌ、には所定？周期毎に変化す
る取込み用のり戸ツクが供給される結果、第４図ＢＫ示
すよ５１Ｃ所定の信号電荷がインプットゲートに加えら
れたのちは転送電極φ１〜φ６に供給される転送りロッ
ク（そのクロックデータの一例を第５図に示す）Ｋよっ
て同図Ｃ〜Ｅに示すごとく順次１ビツトずつシフトした
状態で信号電荷が転送される。
図で示すようなモードとなり、いま第２のインプットゲ
ートＩＮＧ、は所定の直流バイアスが加えられ、第１の
インプラトゲ−）ＩＮＧｌ、には所定？周期毎に変化す
る取込み用のり戸ツクが供給される結果、第４図ＢＫ示
すよ５１Ｃ所定の信号電荷がインプットゲートに加えら
れたのちは転送電極φ１〜φ６に供給される転送りロッ
ク（そのクロックデータの一例を第５図に示す）Ｋよっ
て同図Ｃ〜Ｅに示すごとく順次１ビツトずつシフトした
状態で信号電荷が転送される。
クロックデータは”／Ｂ転送であるので、シフトレジス
タの右側から左側に順次シフトするため信号電荷に対す
るウェルの変化は第４図のように右側から左側へと移動
する。
タの右側から左側に順次シフトするため信号電荷に対す
るウェルの変化は第４図のように右側から左側へと移動
する。
第６図はφｌ〜φＳまでの全ての電極下のウェルに信号
電荷が蓄積された状態での転送モードを示すものである
。このように複数の電極下のウェルに信号電荷を蓄える
場合には１ビツトずつ転送りロックによりデータをシフ
トする必要があるため［６相のりロックの場合には最低
１ビット分のウェルに空電荷が生ずるように入力データ
が制御される。゛従って、６相クロツクの場合には最大
６−１＝５ビツトの容量を持つ。
電荷が蓄積された状態での転送モードを示すものである
。このように複数の電極下のウェルに信号電荷を蓄える
場合には１ビツトずつ転送りロックによりデータをシフ
トする必要があるため［６相のりロックの場合には最低
１ビット分のウェルに空電荷が生ずるように入力データ
が制御される。゛従って、６相クロツクの場合には最大
６−１＝５ビツトの容量を持つ。
従って、シフトレジスタ全体の転送りロックの電極数が
ｍビットである場合には全体の実効ピット長はＴＸｍビ
ットとなる。
ｍビットである場合には全体の実効ピット長はＴＸｍビ
ットとなる。
同じ転送りロックデータのもとで転送方式を騒転送より
通常転送に変更した場合には、シ７トレジスタは左側の
シフトレジスタ（７２Ａ） Ｋクロックデータが供給さ
れるため各転送電極には第７図に示すような状態で順次
転送りロックＰｌ−Ｐ６が供給される。そのためクロッ
クデータによりウェルは順次圧から右に移る（第８図参
照）ようＫなると共に、転送電極φＩＫ対しては６ビツ
トシフト後にデータの入力が許可されるため、６相駆動
においてもデータの入力はそのうちの１相にしか入らな
い。そのため６相クロツクにおいても転送ビット数は１
であり、つまり転送電極総数がｍビットであっても実効
ビット長はＴｍとなり、同一のクロックデータを用いた
場合でもＶＢ転送から通常転送に変更することＫよって
有効ビット長をＩＫ低減できる。
通常転送に変更した場合には、シ７トレジスタは左側の
シフトレジスタ（７２Ａ） Ｋクロックデータが供給さ
れるため各転送電極には第７図に示すような状態で順次
転送りロックＰｌ−Ｐ６が供給される。そのためクロッ
クデータによりウェルは順次圧から右に移る（第８図参
照）ようＫなると共に、転送電極φＩＫ対しては６ビツ
トシフト後にデータの入力が許可されるため、６相駆動
においてもデータの入力はそのうちの１相にしか入らな
い。そのため６相クロツクにおいても転送ビット数は１
であり、つまり転送電極総数がｍビットであっても実効
ビット長はＴｍとなり、同一のクロックデータを用いた
場合でもＶＢ転送から通常転送に変更することＫよって
有効ビット長をＩＫ低減できる。
駆動回路面に設けられたシフトレジスタσりは第９図で
示すように、複数のＤ形フリップフロップ（７５Ａ）〜
（７５Ｆ）を有し、夫々のデータ入力端子側にはゲート
回路（７６Ａ）〜（７６Ｆ）が設けられる。これらゲー
ト回路（７６Ａ）〜（７６Ｆ）は一対のアンドゲートと
オアゲートで構成され、一方のアントゲ−） （７７Ａ
）〜（７７Ｆ） Ｋはシフトレジスタのシフト方向を制
御する制御データが供給され、初段のアントゲ−） （
７７Ａ）には通常転送のときに使用するクロックデータ
が供給される。
示すように、複数のＤ形フリップフロップ（７５Ａ）〜
（７５Ｆ）を有し、夫々のデータ入力端子側にはゲート
回路（７６Ａ）〜（７６Ｆ）が設けられる。これらゲー
ト回路（７６Ａ）〜（７６Ｆ）は一対のアンドゲートと
オアゲートで構成され、一方のアントゲ−） （７７Ａ
）〜（７７Ｆ） Ｋはシフトレジスタのシフト方向を制
御する制御データが供給され、初段のアントゲ−） （
７７Ａ）には通常転送のときに使用するクロックデータ
が供給される。
これに対し、他方のアンドグー） （７８Ａ）〜（７８
Ｆ）は右側から左側へのデータシフトを行うときに使用
されるゲートであって、夫々には右側シフト時に使用す
る選択データが供給されると共に、後段のアントゲ−）
（７８Ｆ）には”／Ｂ転送のときに使用するクロック
データが供給される。
Ｆ）は右側から左側へのデータシフトを行うときに使用
されるゲートであって、夫々には右側シフト時に使用す
る選択データが供給されると共に、後段のアントゲ−）
（７８Ｆ）には”／Ｂ転送のときに使用するクロック
データが供給される。
選択データ及びクロックデータは図のようにシフト方向
の選択回路端によって選択される。この選択回路端は一
対のアントゲ−） （８１Ａ） 、 （８１Ｂ）を有し
、その一方には転送りロック発生器συより得られた所
定のクロックデータが共通に供給されると共に、一方の
アンドゲート（８１Ａ） Ｋは選択データが供給され、
他方のアンドグー） （８１Ｂ） Ｋはインバータ＠２
を介して選択データが供給される。
の選択回路端によって選択される。この選択回路端は一
対のアントゲ−） （８１Ａ） 、 （８１Ｂ）を有し
、その一方には転送りロック発生器συより得られた所
定のクロックデータが共通に供給されると共に、一方の
アンドゲート（８１Ａ） Ｋは選択データが供給され、
他方のアンドグー） （８１Ｂ） Ｋはインバータ＠２
を介して選択データが供給される。
従って、いま端子（ハ）にハイレベルの選択データが供
給されたときには他方のアンドゲート（８１Ｂ）はオフ
となるため、一方のアントゲ−） （８１Ａ）を介した
クロックデータのみがゲート回路（７６Ａ）を通して初
段のシフトレジスタ（７２Ａ）を構成するＤ形フリップ
フロップ（７りＡ） Ｋ入力する。そのためクロックデ
ータは左側から右側に順次１ビツトすクシフトされる。
給されたときには他方のアンドゲート（８１Ｂ）はオフ
となるため、一方のアントゲ−） （８１Ａ）を介した
クロックデータのみがゲート回路（７６Ａ）を通して初
段のシフトレジスタ（７２Ａ）を構成するＤ形フリップ
フロップ（７りＡ） Ｋ入力する。そのためクロックデ
ータは左側から右側に順次１ビツトすクシフトされる。
これに対し、端子（ハ）に加える選択データがローレベ
ルのときには他方のアントゲ−） （８１Ｂ）のみ動作
するから、このときにはクロックデータが、このアンド
ゲート（８１Ｂ）及びシフトレジスタ（７２Ｆ）Ｋ設け
られたアントゲ−） （７８Ｆ）を介してＤ形７リツプ
７０ツブ（７５Ｆ）に供給される。その結果クロックデ
ータは順次右側から左側にシフトする。
ルのときには他方のアントゲ−） （８１Ｂ）のみ動作
するから、このときにはクロックデータが、このアンド
ゲート（８１Ｂ）及びシフトレジスタ（７２Ｆ）Ｋ設け
られたアントゲ−） （７８Ｆ）を介してＤ形７リツプ
７０ツブ（７５Ｆ）に供給される。その結果クロックデ
ータは順次右側から左側にシフトする。
このように選択回路端を用いることによって１つのシフ
トレジスタを双方向性のシフトレジスタとして使用する
ことが可能になる。
トレジスタを双方向性のシフトレジスタとして使用する
ことが可能になる。
なお、帆はクロックパルスの供給端子である。
ところで、第８図に示した実施例は７ｍビットに実効ビ
ット長を低減する場合であったが、第１０図以下はこれ
らのさらに変形例を示すものであつて、第１０図及び第
１１図は７ｍビットに実効ビット長を可変する実施例で
ある。
ット長を低減する場合であったが、第１０図以下はこれ
らのさらに変形例を示すものであつて、第１０図及び第
１１図は７ｍビットに実効ビット長を可変する実施例で
ある。
第１０図はそのための転送りロックＰｌ−Ｐ６のタイム
チャートで、りｐツクデータは［１００１００〕である
。このとき−は通常転送方式による駆動で、転送時のモ
ードを第１１図に示す。
チャートで、りｐツクデータは［１００１００〕である
。このとき−は通常転送方式による駆動で、転送時のモ
ードを第１１図に示す。
第１２図はｉｍピッ）［実効ビット長を変更する場合で
あって、クロックデータは（１０１０１０）で、このク
ロックデータに基づく、転送りロックＰ１〜Ｐ６のタイ
ムチャートを第１２図に示すと共に、そのときの信号電
荷の蓄積及び転送状態を第１３図に示す。また、このと
きは通常転送による駆動である。
あって、クロックデータは（１０１０１０）で、このク
ロックデータに基づく、転送りロックＰ１〜Ｐ６のタイ
ムチャートを第１２図に示すと共に、そのときの信号電
荷の蓄積及び転送状態を第１３図に示す。また、このと
きは通常転送による駆動である。
そして、第１４図は実効ビット長をＴｍビットに変更す
る場合の一例であって、この場合にはクロックデータと
して（１００１００］のデータが使用され、転送方式は
ＶＢ転送である。第１４図は転送りロックＰ１〜Ｐ＠の
一例を示す。また、このときの信号電荷の蓄積及び転送
状態を第１５図に示す。
る場合の一例であって、この場合にはクロックデータと
して（１００１００］のデータが使用され、転送方式は
ＶＢ転送である。第１４図は転送りロックＰ１〜Ｐ＠の
一例を示す。また、このときの信号電荷の蓄積及び転送
状態を第１５図に示す。
なお、ｆｌＡ１図に示したようなＣＯＤメモリに対し仁
の発明に係るシフトレジスタを使用する場合には第１図
に示すパラレルシフトレジスタの部分にこの発明に係る
シフトレジスタが使用される。そして転送りロック発生
器及び駆動回路をこのパラレルシフトレジスタに付加す
ることにより外部から実効ビット長を上述したようＫ
−ｍピットル１６ ｍビットまで任意に可変することができる。そのため同
一のシフトレジスタ及び周辺回路を変更しないでもメモ
リ容量を自由に可変することができるから用途に応じて
シフトレジスタ及びその周辺回路を構成する必要はない
。
の発明に係るシフトレジスタを使用する場合には第１図
に示すパラレルシフトレジスタの部分にこの発明に係る
シフトレジスタが使用される。そして転送りロック発生
器及び駆動回路をこのパラレルシフトレジスタに付加す
ることにより外部から実効ビット長を上述したようＫ
−ｍピットル１６ ｍビットまで任意に可変することができる。そのため同
一のシフトレジスタ及び周辺回路を変更しないでもメモ
リ容量を自由に可変することができるから用途に応じて
シフトレジスタ及びその周辺回路を構成する必要はない
。
なおこの場合に入力シフトレジスタ（ＩＯＲ）からのデ
ータは第４図に示す第２のインプットゲートｌＮＧ２に
与えればよい。
ータは第４図に示す第２のインプットゲートｌＮＧ２に
与えればよい。
以上説明したようにこの発明によれば転送方式の選択及
びクロックデータの選択によりｎ＠ｍビットのシフトレ
ジスタの実効ビット長を、このシフトレジスタの内部構
成を変更しないで一ビットから最大］「Ｘ ｍビットま
で任意に可変することができる。そのためこの発明にお
いてはシフトレジスタ及び周辺回路を変更することなく
外部より実効ビット長をその用途に応じて自由に可変す
ることが可能になる。
びクロックデータの選択によりｎ＠ｍビットのシフトレ
ジスタの実効ビット長を、このシフトレジスタの内部構
成を変更しないで一ビットから最大］「Ｘ ｍビットま
で任意に可変することができる。そのためこの発明にお
いてはシフトレジスタ及び周辺回路を変更することなく
外部より実効ビット長をその用途に応じて自由に可変す
ることが可能になる。
従って上述したようなシリアル−パラレル−シリアル変
換構成のフィールドあるいはフレームメモリ等に適用し
て極めて好適である。勿論単体のシフトレジスタとして
も充分に使用することができる。
換構成のフィールドあるいはフレームメモリ等に適用し
て極めて好適である。勿論単体のシフトレジスタとして
も充分に使用することができる。
なお、上述した実施例ではｎ相ｍビットのシフトレジス
タとして６相の場合を説明したが相数には限定されない
。また第９図に示すようにシフトレジスタσりを構成す
る場合には複数のゲート回路（７６Ａ）〜（７６Ｆ）及
びシフト方向の選択側＃ｌｒ■を設けるだけでこのシフ
トレジスタＣＩ湯を双方向のシフトレジスタとして使用
することができるので構成の大幅な簡略化を図ることが
できる。
タとして６相の場合を説明したが相数には限定されない
。また第９図に示すようにシフトレジスタσりを構成す
る場合には複数のゲート回路（７６Ａ）〜（７６Ｆ）及
びシフト方向の選択側＃ｌｒ■を設けるだけでこのシフ
トレジスタＣＩ湯を双方向のシフトレジスタとして使用
することができるので構成の大幅な簡略化を図ることが
できる。
また、電荷転送形のシフトレジスタとして上述ではいず
れもＣＯＤ′＃Ｉｔ成のものを説明したがその他の電荷
転送素子を使用したシフトレジスタにも使用できるのは
いうまでもない。
れもＣＯＤ′＃Ｉｔ成のものを説明したがその他の電荷
転送素子を使用したシフトレジスタにも使用できるのは
いうまでもない。
ところで、第３図では転送りロック発生器συを外部よ
り制御することで所定の実効ビット長を得るよう圧した
が、ＲＯＭ等にクロックデータと、選択データを格納し
、これを外部から選択できるように構成してもよい。ま
た転送電極φ１〜φ藝とりｐツクドライバー（７３Ａ）
〜（７３Ｆ）の出力とを結線する際、結線の変更を行な
えば、シフトレジスタの内部構成を変更しないで上述し
た実施例のいずれかのビット長をもつシフトレジスタを
形成できる。
り制御することで所定の実効ビット長を得るよう圧した
が、ＲＯＭ等にクロックデータと、選択データを格納し
、これを外部から選択できるように構成してもよい。ま
た転送電極φ１〜φ藝とりｐツクドライバー（７３Ａ）
〜（７３Ｆ）の出力とを結線する際、結線の変更を行な
えば、シフトレジスタの内部構成を変更しないで上述し
た実施例のいずれかのビット長をもつシフトレジスタを
形成できる。
第１図はＳＰ８構成のメモリの系統図、第２図はＣＯＤ
Ｋよるシフトレジスタの説明に供する断面図、第３図
はシフトレジスタを駆動する回路の一例を示す系統図、
第４図〜第８図は夫々この発明の動作説明に供する線図
、第９図はシフトレジスタの一例を示す構成図、第１０
図〜第１５図は夫々さらにこの発明の動作説明に供する
線図である。 Ｑ（＃ ハＣＣＤ ） モリ、（ＩＯＲ） 〜（３０Ｂ
）はシフトレ峙 シス’ 、Ｉ＠はこの発明に係わるシフトレジスタ、（
ｌＯ）は駆動回路、σ〃は転送りロック発生器、−はシ
フト方向の選択回路である。 （１４１ −１！！＝ロロ一一 １鴇唱８−１３０４９９ （８） ビ 訂）７「子１丁− ＜ ＝ Ｑ ロ ！ 蟲 第１０図 第１１図 クロ・／７テ１り（ｔｏｔｏｔｌ 第：２図 Ｐ２（＝Ｐｚ＝Ｐ６） 第１３図 ワロリクデ′−ダ（ｔｏｔｏｔｏ） 手続補正書 １．事件の表示 昭和５７年特許願第 １４１８１ 号２、発明の名称
、７１．シュ。 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
Ｂ） ソニー株式会社 代表取締役 大 賀 典雄 ４、代 理 人 東京都新宿区西新宿１丁目８番１号（
新宿ビル）６、補正により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄及び
図面（１）明細書中、第５頁１８行「電荷が」の次Ｋ「
インブットソースＩＮＳから」を加入する。 （２）同、第６頁３〜９行［クロック＠Ｏ・である。」
を次のように訂正する。 ［第６図はφｌ〜φ６までの全ての電極下のウェルに信
号電荷が蓄積された状態での転送モードを示す。クロツ
クデータはＶＢ転送であるので、シフトレジスタの右側
から左側に順次シフトするため信号電荷に対するウェル
の変化は図のように右側から左側へと移動する。Ｊ （３１図面中、第３図及び第４図を夫々別紙のように訂
正する。 以上
Ｋよるシフトレジスタの説明に供する断面図、第３図
はシフトレジスタを駆動する回路の一例を示す系統図、
第４図〜第８図は夫々この発明の動作説明に供する線図
、第９図はシフトレジスタの一例を示す構成図、第１０
図〜第１５図は夫々さらにこの発明の動作説明に供する
線図である。 Ｑ（＃ ハＣＣＤ ） モリ、（ＩＯＲ） 〜（３０Ｂ
）はシフトレ峙 シス’ 、Ｉ＠はこの発明に係わるシフトレジスタ、（
ｌＯ）は駆動回路、σ〃は転送りロック発生器、−はシ
フト方向の選択回路である。 （１４１ −１！！＝ロロ一一 １鴇唱８−１３０４９９ （８） ビ 訂）７「子１丁− ＜ ＝ Ｑ ロ ！ 蟲 第１０図 第１１図 クロ・／７テ１り（ｔｏｔｏｔｌ 第：２図 Ｐ２（＝Ｐｚ＝Ｐ６） 第１３図 ワロリクデ′−ダ（ｔｏｔｏｔｏ） 手続補正書 １．事件の表示 昭和５７年特許願第 １４１８１ 号２、発明の名称
、７１．シュ。 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
Ｂ） ソニー株式会社 代表取締役 大 賀 典雄 ４、代 理 人 東京都新宿区西新宿１丁目８番１号（
新宿ビル）６、補正により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄及び
図面（１）明細書中、第５頁１８行「電荷が」の次Ｋ「
インブットソースＩＮＳから」を加入する。 （２）同、第６頁３〜９行［クロック＠Ｏ・である。」
を次のように訂正する。 ［第６図はφｌ〜φ６までの全ての電極下のウェルに信
号電荷が蓄積された状態での転送モードを示す。クロツ
クデータはＶＢ転送であるので、シフトレジスタの右側
から左側に順次シフトするため信号電荷に対するウェル
の変化は図のように右側から左側へと移動する。Ｊ （３１図面中、第３図及び第４図を夫々別紙のように訂
正する。 以上
Claims (1)
- 【特許請求の範囲】 ｎ相ｍビットの電荷転送形シフトレジスタと、このシフ
トレジスタに対する転送りロック発生器とを有し、この
転送りロック発生器で形成された所定の転送りロックに
基づき上記シフトレジスタを駆動するととＫよりビット
容量を最大□×ｍ１ ビットまで可変できるようＫし゛たシフトレジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014181A JPH0640440B2 (ja) | 1982-01-29 | 1982-01-29 | シフトレジスタ |
| DE8383900360T DE3381658D1 (de) | 1982-01-29 | 1983-01-24 | Schieberegister. |
| EP19830900360 EP0099931B1 (en) | 1982-01-29 | 1983-01-24 | Shift register |
| PCT/JP1983/000020 WO1983002678A1 (fr) | 1982-01-29 | 1983-01-24 | Registre a decalage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014181A JPH0640440B2 (ja) | 1982-01-29 | 1982-01-29 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130499A true JPS58130499A (ja) | 1983-08-03 |
| JPH0640440B2 JPH0640440B2 (ja) | 1994-05-25 |
Family
ID=11853964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57014181A Expired - Lifetime JPH0640440B2 (ja) | 1982-01-29 | 1982-01-29 | シフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0099931B1 (ja) |
| JP (1) | JPH0640440B2 (ja) |
| DE (1) | DE3381658D1 (ja) |
| WO (1) | WO1983002678A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019057602A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2591017A1 (fr) * | 1985-11-29 | 1987-06-05 | Paris Laurent | Registre elementaire a decalage et registres a decalage comprenant plusieurs registres elementaires |
| NL8701030A (nl) * | 1987-05-01 | 1988-12-01 | Philips Nv | Ladingsgekoppelde inrichting. |
| KR101156088B1 (ko) * | 2009-11-23 | 2012-06-20 | 이동희 | 맴브레인이 장착된 맨홀 뚜껑 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516447A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Denkaisososhino shingoisohoshiki |
| JPS52137985A (en) * | 1976-05-14 | 1977-11-17 | Toshiba Corp | Driving system for charge transfer elements |
| JPS5617758A (en) * | 1979-07-24 | 1981-02-19 | Shinko Electric Co Ltd | Station indication and detection device for unattended vehicle |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1541921B2 (de) * | 1967-09-19 | 1972-01-05 | Fernseh Gmbh, 6100 Darmstadt | Schaltungsanordnung zum verzoegern von analogsignalen |
| US3781821A (en) * | 1972-06-02 | 1973-12-25 | Ibm | Selective shift register |
| JPS578556B2 (ja) * | 1972-06-14 | 1982-02-17 |
-
1982
- 1982-01-29 JP JP57014181A patent/JPH0640440B2/ja not_active Expired - Lifetime
-
1983
- 1983-01-24 DE DE8383900360T patent/DE3381658D1/de not_active Expired - Lifetime
- 1983-01-24 EP EP19830900360 patent/EP0099931B1/en not_active Expired
- 1983-01-24 WO PCT/JP1983/000020 patent/WO1983002678A1/ja not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516447A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Denkaisososhino shingoisohoshiki |
| JPS52137985A (en) * | 1976-05-14 | 1977-11-17 | Toshiba Corp | Driving system for charge transfer elements |
| JPS5617758A (en) * | 1979-07-24 | 1981-02-19 | Shinko Electric Co Ltd | Station indication and detection device for unattended vehicle |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019057602A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0099931A4 (en) | 1986-07-17 |
| WO1983002678A1 (fr) | 1983-08-04 |
| DE3381658D1 (de) | 1990-07-19 |
| EP0099931B1 (en) | 1990-06-13 |
| EP0099931A1 (en) | 1984-02-08 |
| JPH0640440B2 (ja) | 1994-05-25 |
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