JPS58133035A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
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- JPS58133035A JPS58133035A JP1527282A JP1527282A JPS58133035A JP S58133035 A JPS58133035 A JP S58133035A JP 1527282 A JP1527282 A JP 1527282A JP 1527282 A JP1527282 A JP 1527282A JP S58133035 A JPS58133035 A JP S58133035A
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- JP
- Japan
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- voltage
- diode
- transistor
- reset
- power supply
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 235000020289 caffè mocha Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリセット回路、さらに詳しく云えばディジタル
回路の電源の投入または切断時の誤動作を防止するパワ
ーオンリセット回路に関する。
回路の電源の投入または切断時の誤動作を防止するパワ
ーオンリセット回路に関する。
集積回路素子を用いえディジタル回路、４ＩＫ！イタロ
コンピユータ勢のパワーオンリセット回路で杜、電源が
許容誤差内になっ九後１クリスタル等のクロック発振器
が安定発振に要する時間、さらにリセットしつづける必
要のある場合がある。
コンピユータ勢のパワーオンリセット回路で杜、電源が
許容誤差内になっ九後１クリスタル等のクロック発振器
が安定発振に要する時間、さらにリセットしつづける必
要のある場合がある。
仁のような場合、従来は第１！ＩＫ示すような回路が使
用されていた。 この回路は第２図に示すようなステッ
プ状の電源Ｗ＠ｅが印加され九場合は、コンダンｔｃｚ
ｏへの充電の丸め、ｖｃｅが許容動作電圧■ムに達し九
後さらに時間ｔだけリセットされつづけるように動作す
る〇しかし１第３図に示すようなランプ状のＶＣＣが印
加された場合は、Ｖｃｃが許容動作電圧ＹＡＫ到達する
前に、コンデンサＣＷｔへの充電−線が集積回路素子内
部のリセット解除電圧Ｖｉ＋を上回シ、リセットが雫除
されてしまうという欠点があった。
用されていた。 この回路は第２図に示すようなステッ
プ状の電源Ｗ＠ｅが印加され九場合は、コンダンｔｃｚ
ｏへの充電の丸め、ｖｃｅが許容動作電圧■ムに達し九
後さらに時間ｔだけリセットされつづけるように動作す
る〇しかし１第３図に示すようなランプ状のＶＣＣが印
加された場合は、Ｖｃｃが許容動作電圧ＹＡＫ到達する
前に、コンデンサＣＷｔへの充電−線が集積回路素子内
部のリセット解除電圧Ｖｉ＋を上回シ、リセットが雫除
されてしまうという欠点があった。
この欠点を補うため、第４図に示すよう表回路が提案さ
れている。 この回路は、リセット解除電圧を定電圧ダ
イオード０口のツェナ電圧ＶＤＩＩとトランジスタＱｔ
ｔのペース・エミッタ間電圧ＶＢｘ ｔ ｔとの和とじ
１これを第５図に示すようＫｌｌ容動作電圧■ムに岬し
くなるように設定し抵抗Ｒ１１を通してのコンデンサＣ
ｏへの充電がＶｃｅの立上シよシおくれることを利用し
て必ずＶｃｅがＶムに達した後、リセットが解除される
ようにしたものである。
れている。 この回路は、リセット解除電圧を定電圧ダ
イオード０口のツェナ電圧ＶＤＩＩとトランジスタＱｔ
ｔのペース・エミッタ間電圧ＶＢｘ ｔ ｔとの和とじ
１これを第５図に示すようＫｌｌ容動作電圧■ムに岬し
くなるように設定し抵抗Ｒ１１を通してのコンデンサＣ
ｏへの充電がＶｃｅの立上シよシおくれることを利用し
て必ずＶｃｅがＶムに達した後、リセットが解除される
ようにしたものである。
しかしこの回路では〜Ｖｃｃが許容動作電圧Ｍに達した
ｆｆｌ ＩＪ上セツト解除されるまでの時間ｔがＶＣＣ
の立ち上シ時間に依存し、立ち上υ時間が長くなればな
るほどｔが短くなるという欠点があった。
ｆｆｌ ＩＪ上セツト解除されるまでの時間ｔがＶＣＣ
の立ち上シ時間に依存し、立ち上υ時間が長くなればな
るほどｔが短くなるという欠点があった。
さらに、ｖｃｃがＱｚｔのペース・エミッタ間電圧Ｖｎ
ｚｚｔに達するまでは、出力トランジスタＱｚ１が“オ
ン１できず、リセット端子１をＴＴＬ１０ルベルに引く
ことができないため、集積回路素子とトランジスタＱｘ
ｔのバラつきによりＶＢ （ＶＢＫ ＊ｓのようなこと
があると、Ｖｃｅの立上シおよび立下シにおいて一瞬リ
セットが解除されるという欠点があつ九〇 本発明の目的は、電源ＶＣＣが許容動作電圧■ムに達し
た後、コンデンサへの充電を開始することにより上記欠
点を解決し、電源ＶｅＣの立ち上シ時間に関係なく成る
一定時間以上のリセット時間を確保でき、さらにコレク
タホロア形ＰＮＰトランジスタ増幅回路のコレクタがら
リセット出力をとることにより、Ｖｃｅの立ち上シ期間
中は必ずリセット出力が、ＴＴＬ ”０” レベルに
なシつづけるようにし九パワーオンリセット回路を提供
することにある。
ｚｚｔに達するまでは、出力トランジスタＱｚ１が“オ
ン１できず、リセット端子１をＴＴＬ１０ルベルに引く
ことができないため、集積回路素子とトランジスタＱｘ
ｔのバラつきによりＶＢ （ＶＢＫ ＊ｓのようなこと
があると、Ｖｃｅの立上シおよび立下シにおいて一瞬リ
セットが解除されるという欠点があつ九〇 本発明の目的は、電源ＶＣＣが許容動作電圧■ムに達し
た後、コンデンサへの充電を開始することにより上記欠
点を解決し、電源ＶｅＣの立ち上シ時間に関係なく成る
一定時間以上のリセット時間を確保でき、さらにコレク
タホロア形ＰＮＰトランジスタ増幅回路のコレクタがら
リセット出力をとることにより、Ｖｃｅの立ち上シ期間
中は必ずリセット出力が、ＴＴＬ ”０” レベルに
なシつづけるようにし九パワーオンリセット回路を提供
することにある。
前記目的を達成するために１本発明によるパワーオンリ
セット回路は、コレクタ抵抗の他端をアースに接続した
コレクタホロア形ＰＮＰ）ランジスタ増幅回路と、一端
を電源に接続したコンデンサの他端とアノードをアース
に接続したダイオードのカソードとを定電圧ダイオード
を介するか、または直接に前記コレクタホロア形ＰＮＰ
）ランジスタのペースに接続し１この接続点にコレク
タ抵抗の他端が接続されたエミッタ接地形ＮＰＮ）ラン
ジスタ増幅回路と、一端は前記ＮＰＮ）ランジスタのペ
ースに、他端はカソードを電源に接続した第２の定電圧
ダイオードのアノードに接続された抵抗とで構成しであ
る。
セット回路は、コレクタ抵抗の他端をアースに接続した
コレクタホロア形ＰＮＰ）ランジスタ増幅回路と、一端
を電源に接続したコンデンサの他端とアノードをアース
に接続したダイオードのカソードとを定電圧ダイオード
を介するか、または直接に前記コレクタホロア形ＰＮＰ
）ランジスタのペースに接続し１この接続点にコレク
タ抵抗の他端が接続されたエミッタ接地形ＮＰＮ）ラン
ジスタ増幅回路と、一端は前記ＮＰＮ）ランジスタのペ
ースに、他端はカソードを電源に接続した第２の定電圧
ダイオードのアノードに接続された抵抗とで構成しであ
る。
前記構成によれば、前述の問題はすべて解決され、本発
明の目的は完全に達成される。
明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳細に説明する。
第１図は本発明によるパワーオンリセット回路の実施例
を示す回路図である。
を示す回路図である。
図においてＣ２は電源Ｖｃｃにエミッタを接続したトラ
ンジスタ、Ｒ２はトランジスタＱ２のコレクタ０アース
間に接続した抵抗で、これらよシコレクタホロア形ＰＮ
Ｐ ）ランジスタ増幅回路が形成される。 Ｑｌはアー
スにエミッタを接続したトランジスタ、Ｒ１はトランジ
スタＱ１のコレクタに接続された抵抗で、これらよυエ
ミッタ接地形ＮＰＮ）ランジスタ増幅回路が形成される
。
ンジスタ、Ｒ２はトランジスタＱ２のコレクタ０アース
間に接続した抵抗で、これらよシコレクタホロア形ＰＮ
Ｐ ）ランジスタ増幅回路が形成される。 Ｑｌはアー
スにエミッタを接続したトランジスタ、Ｒ１はトランジ
スタＱ１のコレクタに接続された抵抗で、これらよυエ
ミッタ接地形ＮＰＮ）ランジスタ増幅回路が形成される
。
Ｃ１はＶ。Ｃおよび抵抗Ｒ１の他端に接続された″デン
サ、Ｄ３はアノードをアースに接続しカソードを抵抗Ｒ
１の他端に接続したダイオードである。
サ、Ｄ３はアノードをアースに接続しカソードを抵抗Ｒ
１の他端に接続したダイオードである。
これら１Ｃｔ ＸＲｔ １Ｄｓの接続点とトランジスタ
Ｑｌのペース間には定電圧ダイオード八が挿入されてい
る。
Ｑｌのペース間には定電圧ダイオード八が挿入されてい
る。
また、トランジスタＱ１のペースと電源ＶＣＣ間にモカ
ソードがｖｃｃに接続される定電圧ダイオードＤｔ ｈ
、抵抗Ｒ３の直列回路が挿入されている。
ソードがｖｃｃに接続される定電圧ダイオードＤｔ ｈ
、抵抗Ｒ３の直列回路が挿入されている。
第７図は、この実施例回路の動作を説明するための波形
図である。
図である。
図に示すような電源電圧ＶＣＣが印加されると、電圧増
加に伴なってトランジスタＱｓのペース電圧も上昇する
。 しかし、定電圧ダイオードＤｌが直列に接続され
ているため、このトランジスタＱ１はダイオードＤ五の
ツェナ電圧ＶＤｔとトランジスタＱ１のベース°エミッ
タ間電圧ＶＢＫＩとの和になるまではカットオフしてい
る。
加に伴なってトランジスタＱｓのペース電圧も上昇する
。 しかし、定電圧ダイオードＤｌが直列に接続され
ているため、このトランジスタＱ１はダイオードＤ五の
ツェナ電圧ＶＤｔとトランジスタＱ１のベース°エミッ
タ間電圧ＶＢＫＩとの和になるまではカットオフしてい
る。
したがって、この期間はコンデンｆｃｔは充電されない
ため、トランジスタ（ｈもカットオフしておシ、リセッ
ト出力ｖｏは抵抗−の抵抗値が充分小さいのでＴＴＬ
”Ｏ”を保ちつづける。
ため、トランジスタ（ｈもカットオフしておシ、リセッ
ト出力ｖｏは抵抗−の抵抗値が充分小さいのでＴＴＬ
”Ｏ”を保ちつづける。
電源電圧Ｖ（ＩＣ２＞’ ｉｓ ’） Ｋ 増加Ｌ テ
、ＶＤＩ ＋ Ｖ！ＩＩＩ ヨシ大きくなるとトランジ
スタＱ１のペースＫａ、ＶＢＩＩの電圧が印加されるた
めベース電流が、抵抗ＦＬＳ、定電圧ダイオードＤ１を
介して流れこみ、トランジスタＱ１は１オン１する。
、ＶＤＩ ＋ Ｖ！ＩＩＩ ヨシ大きくなるとトランジ
スタＱ１のペースＫａ、ＶＢＩＩの電圧が印加されるた
めベース電流が、抵抗ＦＬＳ、定電圧ダイオードＤ１を
介して流れこみ、トランジスタＱ１は１オン１する。
この時点よシコンデンサＣ１は抵抗亀を通して充電が開
始され、徐々ＫＣＩの両端電圧Ｖｏ ｔ’が上昇する。
始され、徐々ＫＣＩの両端電圧Ｖｏ ｔ’が上昇する。
しかし、トランジスタＱｌの場合と同様定電圧ダイ
オードＤ２があるため、トランジスタＱ２はダイオード
Ｄ２のツェナ電圧ＶＤ２とトランジスタ鵡のベース・エ
ミッタ間電圧ＶＢＩＩとの和になるまでは、カットオフ
している。
オードＤ２があるため、トランジスタＱ２はダイオード
Ｄ２のツェナ電圧ＶＤ２とトランジスタ鵡のベース・エ
ミッタ間電圧ＶＢＩＩとの和になるまでは、カットオフ
している。
したがって、この期間ｔもリセット出力ｖｏは“０“
レベルを保ちつづける。
レベルを保ちつづける。
なお、この期間ｔｄｓ Ｖｃｃがステップ状に印加され
た場合が一番短くなり、この場合のｔ＝ｓｅ ｔ。
た場合が一番短くなり、この場合のｔ＝ｓｅ ｔ。
を設計値とすれば電源がどのような立ち上りをしたとし
ても、許容動作電圧ＶＡＫ到達した後さらに少なくとも
期間ｔ・の間確夾にリセットしつづけることができる。
ても、許容動作電圧ＶＡＫ到達した後さらに少なくとも
期間ｔ・の間確夾にリセットしつづけることができる。
次にコンデンサＣ１の充電電圧■。、がＶＤＩ ＋Ｖｎ
ｚｓに達すると、そこで充電電圧■ｃ凰は７ランプされ
、トランジスタＱ＠のペースにはＶＢＩＩの電圧が印加
されるためペース電流が定電圧ダイオ−）’Ｄ、、抵抗
Ｒ１を介してトランジスタＱ１へ流れ、トランジスタＱ
！は１オン”する。 その結果、リセット出力ｖＯは電
源電圧Ｖｃｃｌでもち上げられリセットが解除される。
ｚｓに達すると、そこで充電電圧■ｃ凰は７ランプされ
、トランジスタＱ＠のペースにはＶＢＩＩの電圧が印加
されるためペース電流が定電圧ダイオ−）’Ｄ、、抵抗
Ｒ１を介してトランジスタＱ１へ流れ、トランジスタＱ
！は１オン”する。 その結果、リセット出力ｖＯは電
源電圧Ｖｃｃｌでもち上げられリセットが解除される。
次に電源ＶＣＣがオフされる場合を説明する。
Ｖムｚ ＶＤＩ ＋ ＶａＮｔ ｚ ＶＤＩ ＋ ｖＢ
ｚｚ ＋ Ｖｏｘｓｓ Ｋ選んであるため電源電圧Ｖ
ＯＯが下がってＶム以下になるト、トランジスタＱ１が
カットオフすると同時にコンデンサＣＩＫ充電されてい
た電荷がダイオードＤｓを通して放電され、その結果ト
ランジスタＱ意がカットオフし、リセット出力Ｖ・はａ
０ルベルにリセットされる。
ｚｚ ＋ Ｖｏｘｓｓ Ｋ選んであるため電源電圧Ｖ
ＯＯが下がってＶム以下になるト、トランジスタＱ１が
カットオフすると同時にコンデンサＣＩＫ充電されてい
た電荷がダイオードＤｓを通して放電され、その結果ト
ランジスタＱ意がカットオフし、リセット出力Ｖ・はａ
０ルベルにリセットされる。
！８図は、本発明の第２の実施例を示す回路図である。
この例は第６図の構成のトランジスタＱ１およびＱ！
のベース・エミッタ間にそれぞれ抵抗Ｒ４、Ｒｓを追加
した回路である。
のベース・エミッタ間にそれぞれ抵抗Ｒ４、Ｒｓを追加
した回路である。
このように抵抗Ｒ４Ｐ％Ｂ−ｓを設ければ電源電圧Ｖｏ
。
。
が、Ｖム以下のときに定電圧ダイオードＤｓ、Ｄ黛のも
れ電流に原因してトランジスタＣｂ 、 Ｑｚが１オン
１するのを防止でき、トランジスタＱｌ、Ｑｚのスイッ
チング動作を確実にすることができる。
れ電流に原因してトランジスタＣｂ 、 Ｑｚが１オン
１するのを防止でき、トランジスタＱｌ、Ｑｚのスイッ
チング動作を確実にすることができる。
第９図は、第２の実施例のトランジスタＱ２のコレクタ
と抵抗Ｒ／）間に抵抗Ｒ−をさらに挿入した第３の実施
例を示す回路図である。
と抵抗Ｒ／）間に抵抗Ｒ−をさらに挿入した第３の実施
例を示す回路図である。
抵抗Ｒρ抵抗直は、リセット解除後の出力端子１のレベ
ルがＴ Ｔ Ｌ Ｉ １ｇ レベルを保障するように選
定されている。
ルがＴ Ｔ Ｌ Ｉ １ｇ レベルを保障するように選
定されている。
このようにすればトランジスタＱ２のコレクタ電流は制
限されるため、スイッチ動作の確実性に加えてリセット
解除後のトランジスタＱ２の消費電力も低くおさえるこ
とができる。 （第１０図は、第６図の
構成よシ、定電圧ダイオードＤ２を削除し九第４の実施
例を示す回路図である１、 この例は電源が許容動作電
圧に到達し九後、さらにリセットしつづけなければなら
ない時間ｔが比較的短くて良い場合に適用できる。
限されるため、スイッチ動作の確実性に加えてリセット
解除後のトランジスタＱ２の消費電力も低くおさえるこ
とができる。 （第１０図は、第６図の
構成よシ、定電圧ダイオードＤ２を削除し九第４の実施
例を示す回路図である１、 この例は電源が許容動作電
圧に到達し九後、さらにリセットしつづけなければなら
ない時間ｔが比較的短くて良い場合に適用できる。
この実施例の場合も、第６図の場合と同様に第８図、第
９図のように抵抗Ｒ４−Ｒｈ ＦＬｓを追加することが
でき、これによって第８．９図と同様の効果が得られる
。
９図のように抵抗Ｒ４−Ｒｈ ＦＬｓを追加することが
でき、これによって第８．９図と同様の効果が得られる
。
以上詳しく説明したように、本発明は第２の定電圧ダイ
オードとトランジスタの順方向電圧で電源電圧が許容動
作電圧になるのを検出し、その後の一定時間を第１の定
電圧ダイオードとトランジスタの順方向電圧またはトラ
ンジスタの順方向電圧で検出することにより、電源の立
ち上シ時間に関係なく、電源が許容誤差内になった後、
成る一定時間確実にディジタル回路をリセットしつづけ
ることができるという効果がある。
オードとトランジスタの順方向電圧で電源電圧が許容動
作電圧になるのを検出し、その後の一定時間を第１の定
電圧ダイオードとトランジスタの順方向電圧またはトラ
ンジスタの順方向電圧で検出することにより、電源の立
ち上シ時間に関係なく、電源が許容誤差内になった後、
成る一定時間確実にディジタル回路をリセットしつづけ
ることができるという効果がある。
＠１図は従来のリセット回路の例を示す回路図、第２図
、第３図は第１図の回路で電源電圧の立ち上り時間を変
化させた場合の各部の波形図、第４図は従来のリセット
回路の他の例を示す回路図、第５図は第４図の各部の波
形図、第６図は本発明によるパワーオンリセット回路の
１実施例を示す回路図、第７図は第６図の各部の波形図
、第８図〜第１０図は本発明の他の実施例を示す回路図
である。 ｖＡ・・・集積回路素子の許容動作電圧Ｖ、・・・集積
回路素子内部のリセツＦ解除電圧ＶＣＣ・・・電源電圧 ｖｏ・・・リセット出力端子電圧 ＶＯＩ ％ ｖｏ １１・・・コンデンサＣ１、ＣＩの
両端電圧Ｑ＝ １Ｑ１ｔ、Ｃ２１・・・ＮＰＮ ）ラン
ジスタＱ１・・・ＰＮＰ ）ランジスタ Ｄｌ、１）２、Ｄｌｌ・・・定電圧ダイオードＤ３・・
・ダイオード Ｃ１、ＣＩＯｓ Ｃ１ｌ ””コンデンサＲ１〜ａｓ、
Ｒｘｓ・・・抵抗 １・・・リセット端子 ２・・・集積回路素子特許出
願人 日本電気株式会社
、第３図は第１図の回路で電源電圧の立ち上り時間を変
化させた場合の各部の波形図、第４図は従来のリセット
回路の他の例を示す回路図、第５図は第４図の各部の波
形図、第６図は本発明によるパワーオンリセット回路の
１実施例を示す回路図、第７図は第６図の各部の波形図
、第８図〜第１０図は本発明の他の実施例を示す回路図
である。 ｖＡ・・・集積回路素子の許容動作電圧Ｖ、・・・集積
回路素子内部のリセツＦ解除電圧ＶＣＣ・・・電源電圧 ｖｏ・・・リセット出力端子電圧 ＶＯＩ ％ ｖｏ １１・・・コンデンサＣ１、ＣＩの
両端電圧Ｑ＝ １Ｑ１ｔ、Ｃ２１・・・ＮＰＮ ）ラン
ジスタＱ１・・・ＰＮＰ ）ランジスタ Ｄｌ、１）２、Ｄｌｌ・・・定電圧ダイオードＤ３・・
・ダイオード Ｃ１、ＣＩＯｓ Ｃ１ｌ ””コンデンサＲ１〜ａｓ、
Ｒｘｓ・・・抵抗 １・・・リセット端子 ２・・・集積回路素子特許出
願人 日本電気株式会社
Claims (1)
- コレクタ抵抗の他端をアースに接続し九コレクタホロア
形ＰＮＰ ）ランジスタ増幅回路と、一端を電源に接続
したコンデンサの他端とアノードをアースに接続したダ
イオードのカソードとを定電圧ダイオードを介するか、
または直接に前記コレクタホロア形ＰＮＰ）ランジスタ
のベースに接続し、この接続点にコレクタ抵抗の他端が
接続されたエミッタ接地形ＮＰＮ）ランジスタ増幅回路
と、一端が前記ＮＰＮ ）ランジスタのペースに、他端
がカソードを電ＩＮＫ接続した第２の定電圧ダイオード
のアノードに接続された抵抗とからなるパワーオンリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1527282A JPS58133035A (ja) | 1982-02-02 | 1982-02-02 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1527282A JPS58133035A (ja) | 1982-02-02 | 1982-02-02 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58133035A true JPS58133035A (ja) | 1983-08-08 |
Family
ID=11884219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1527282A Pending JPS58133035A (ja) | 1982-02-02 | 1982-02-02 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135615A (ja) * | 1984-07-27 | 1986-02-20 | Omron Tateisi Electronics Co | 電源リセット回路 |
| JPS62234417A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | パワ−オン・リセツト回路 |
-
1982
- 1982-02-02 JP JP1527282A patent/JPS58133035A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135615A (ja) * | 1984-07-27 | 1986-02-20 | Omron Tateisi Electronics Co | 電源リセット回路 |
| JPS62234417A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | パワ−オン・リセツト回路 |
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