JPS581451B2 - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS581451B2 JPS581451B2 JP53050082A JP5008278A JPS581451B2 JP S581451 B2 JPS581451 B2 JP S581451B2 JP 53050082 A JP53050082 A JP 53050082A JP 5008278 A JP5008278 A JP 5008278A JP S581451 B2 JPS581451 B2 JP S581451B2
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- JP
- Japan
- Prior art keywords
- data
- memory
- output
- data transfer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明はデータ転送方式、具体的には共通バスに中央処
理装置・メモリ・入出力制御装置等各ボードを接続し、
前記各ボードが異ったデータ転送巾を有することを可能
とする様に構成されたデータ処理システムに関する。
理装置・メモリ・入出力制御装置等各ボードを接続し、
前記各ボードが異ったデータ転送巾を有することを可能
とする様に構成されたデータ処理システムに関する。
一般に集積化されたデータ処理システムにおいては、デ
ータバスラインに対して中央処理装置ボード（チップ）
（以下ＣＰＵチツプという）を中心に１つ又は複数の入
出力制御装置ボード（以下ＩＯＣチップという）が接続
されて構成される。
ータバスラインに対して中央処理装置ボード（チップ）
（以下ＣＰＵチツプという）を中心に１つ又は複数の入
出力制御装置ボード（以下ＩＯＣチップという）が接続
されて構成される。
そして前記ＩＯＣチップには入出力機器が接続さね、特
に高速の入出力機器が接続されるものはＣＰＵを介する
ことなく、メモリ又は他のＩＯＣを直接アクセスする機
能（ＤＭＡ：ＤｉｒｅｃｔＨｅｍｏ−ｒｙ Ａｃｃｅｓ
ｓ ）を持たせているものもある。
に高速の入出力機器が接続されるものはＣＰＵを介する
ことなく、メモリ又は他のＩＯＣを直接アクセスする機
能（ＤＭＡ：ＤｉｒｅｃｔＨｅｍｏ−ｒｙ Ａｃｃｅｓ
ｓ ）を持たせているものもある。
データ処理システムにおける入出力制御とはＣＰＵ又は
主記憶（メモリ）と入出力装置との間のデータ転送制御
をいうものであり、プログラム制御のもとに入出力命令
を実行しながら入出力機器と主記憶間のデータ転送を行
うものと、プログラム制御には関係なく入出力機器と主
記憶間のデータ転送を直接行うＤＭＡとがある。
主記憶（メモリ）と入出力装置との間のデータ転送制御
をいうものであり、プログラム制御のもとに入出力命令
を実行しながら入出力機器と主記憶間のデータ転送を行
うものと、プログラム制御には関係なく入出力機器と主
記憶間のデータ転送を直接行うＤＭＡとがある。
前者は１語転送する毎にプログラムが動く為、データ転
送速度はＤＭＡに比較して遅くなり、従って低速入出力
装置用として接続され、ＤＭＡは高速入出力装置用とし
て用いられる。
送速度はＤＭＡに比較して遅くなり、従って低速入出力
装置用として接続され、ＤＭＡは高速入出力装置用とし
て用いられる。
ＤＭＡは近年ますます高速のデータ転送を要求される様
になってきている。
になってきている。
ＤＭＡのデータ転送を高速化するに際し、有効な方法の
１つは１度にメモリとの間で受渡される情報量（バスの
データ転送巾）を増すことである。
１つは１度にメモリとの間で受渡される情報量（バスの
データ転送巾）を増すことである。
しかしながらこの方法は新しい高速のＤＭＡを可能とす
るバスを持った計算機には従来の狭いデータ転送巾を持
つ入出力装置が接続できない為、例えば既存の計算機シ
ステムの処理速度向上を図ろうとすると全ての入出力装
置を一斉に新しいバスにつながる新しいものとせざるを
えないという欠点があった。
るバスを持った計算機には従来の狭いデータ転送巾を持
つ入出力装置が接続できない為、例えば既存の計算機シ
ステムの処理速度向上を図ろうとすると全ての入出力装
置を一斉に新しいバスにつながる新しいものとせざるを
えないという欠点があった。
本発明は上記欠点に鑑みてなされたものであり、制御ラ
インでバス占有を許された装置の指示によりデータ転送
巾の切換え（例えば１ ６／３ ２ビット）を行うこと
により、３２ビットを単位とした高速転送を可能にし、
且つ異ったデータ転送巾（１６ビット）を有するＤＭＡ
機器との接続を可能としたデータ転送方式を提供するこ
とを目的とする。
インでバス占有を許された装置の指示によりデータ転送
巾の切換え（例えば１ ６／３ ２ビット）を行うこと
により、３２ビットを単位とした高速転送を可能にし、
且つ異ったデータ転送巾（１６ビット）を有するＤＭＡ
機器との接続を可能としたデータ転送方式を提供するこ
とを目的とする。
以下、図面を使用して本発明に関し詳細に説明する。
第１図はＤＭＡバスライン周辺のボード接続図を示した
もので、実施例として例えば１６ビットデータラインを
基本としたシステムを３２ビットデータラインに拡張し
た時、従来のＤＭＡチャネルをそのまま拡張モデルに挿
入可能としたものである。
もので、実施例として例えば１６ビットデータラインを
基本としたシステムを３２ビットデータラインに拡張し
た時、従来のＤＭＡチャネルをそのまま拡張モデルに挿
入可能としたものである。
図において１は１ ６／３ ２ビットのデータライン、
２はプログラム乃至データを格納するメモリボードＭＭ
Ｕ１ ３は前記メモリボードＭＭＵにおけるプログラム
の指示によりデータを処理するＣＰＵボード、４は前記
ＣＰＵボード３と関連して前記メモリ２の制御を司どる
メモリコントロールボード、５・６・７はＤＭＡチャネ
ルを持つ高速入出力コントロールボードＩＯＣである。
２はプログラム乃至データを格納するメモリボードＭＭ
Ｕ１ ３は前記メモリボードＭＭＵにおけるプログラム
の指示によりデータを処理するＣＰＵボード、４は前記
ＣＰＵボード３と関連して前記メモリ２の制御を司どる
メモリコントロールボード、５・６・７はＤＭＡチャネ
ルを持つ高速入出力コントロールボードＩＯＣである。
又、ＤＭＡチャネルを持つＩＯＣ５，６．７は１６ビッ
ト／３２ビット共にあり、両者を区別する為モード制御
ライン８を設ける。
ト／３２ビット共にあり、両者を区別する為モード制御
ライン８を設ける。
３２ビットのＤＭＡチャネルがメモリ２の読出し／書込
みを行う時、このモード制御ライン８を”０”レベルと
する。
みを行う時、このモード制御ライン８を”０”レベルと
する。
１６ビットのＤＭＡチャネルにはこのモード制御ライン
がない為、１６ビットＤＭＡチャネルがメモリ２の読出
し／書込みを行うときには制御ラインの変化はない。
がない為、１６ビットＤＭＡチャネルがメモリ２の読出
し／書込みを行うときには制御ラインの変化はない。
この制御ラインはいわゆるプルアップ抵抗を用いたワイ
ヤドＯＲ構成をとり、通常“１”となっている。
ヤドＯＲ構成をとり、通常“１”となっている。
この為本発明を適用した情報処理装置に１６ビットＤＭ
Ａチャネルを接続する際、ｌ６ビツトＤＭＡチャネルに
何の変更をも要しないで本発明に関するバスは１６ビッ
トモードで動作する。
Ａチャネルを接続する際、ｌ６ビツトＤＭＡチャネルに
何の変更をも要しないで本発明に関するバスは１６ビッ
トモードで動作する。
この様にメモリアクセスを行うとき、モード制御ライン
が“１”ならば１６ビットのデータとして読出し／書込
みを行い、“０”ならば３２ビットのデータとしてデー
タバスラインを区別する。
が“１”ならば１６ビットのデータとして読出し／書込
みを行い、“０”ならば３２ビットのデータとしてデー
タバスラインを区別する。
尚、メモリアドレス／制御ライン９は従来のバスライン
と同様である為説明を省略する。
と同様である為説明を省略する。
第２図は第１図におけるメモリボード２周辺（メモリボ
ード）を詳記したものであり、ｌ６／３２ビットデータ
バスライン１１、メモリデータライン１２（ゲート２１
・２２・２３）、リードデータライン１３（ゲート３１
・３２・３３）ならびに１語３２ビットから成るメモリ
１４から成り、前記メモリ１４はハーフワード（１６ビ
ット毎にメモリ番地が割りあてられている。
ード）を詳記したものであり、ｌ６／３２ビットデータ
バスライン１１、メモリデータライン１２（ゲート２１
・２２・２３）、リードデータライン１３（ゲート３１
・３２・３３）ならびに１語３２ビットから成るメモリ
１４から成り、前記メモリ１４はハーフワード（１６ビ
ット毎にメモリ番地が割りあてられている。
１６ビットモードで動作するときは、データバスライン
１１のビット０〜１５が使用される。
１１のビット０〜１５が使用される。
換言すればデータバスライン１１は従来の１６ビットモ
ードバスに対して新たにデータバスライン１１のビット
１６〜３１を付加した形で設計されている。
ードバスに対して新たにデータバスライン１１のビット
１６〜３１を付加した形で設計されている。
（例えばバックパネルピンの割付け等の実装面の設計に
おいてもその様に考慮される）尚、前記ゲート２１・２
２・２３・３１・３２・３３のイネーブル条件を示すと
下記の如くなる。
おいてもその様に考慮される）尚、前記ゲート２１・２
２・２３・３１・３２・３３のイネーブル条件を示すと
下記の如くなる。
２１ ビット ０〜１５・・・モード制御ライン・偶数
番地又はモード 制御ライン ２２ ビット１６〜３１・・・モード匍脚ライン２３
ビット ０〜１５・・・モード制御ライン・奇数番地 ３１ ビット ０〜１５・・・モード制御ライン・偶数
香地又はモード 制御ライン ３２ ビット１６〜３１・・・モード匍脚ライン・奇数
番地 ３３ ビット１ ６＝３ １・・・モード制御ライン従
って３２ビットモード（モード制御ラインが“０”）の
際にはビット０〜３１のデータラインを使用し、ゲート
２１，２２を開けて書込み、ゲート３１，３３を開けて
奇偶番地同時に読出しを行う。
番地又はモード 制御ライン ２２ ビット１６〜３１・・・モード匍脚ライン２３
ビット ０〜１５・・・モード制御ライン・奇数番地 ３１ ビット ０〜１５・・・モード制御ライン・偶数
香地又はモード 制御ライン ３２ ビット１６〜３１・・・モード匍脚ライン・奇数
番地 ３３ ビット１ ６＝３ １・・・モード制御ライン従
って３２ビットモード（モード制御ラインが“０”）の
際にはビット０〜３１のデータラインを使用し、ゲート
２１，２２を開けて書込み、ゲート３１，３３を開けて
奇偶番地同時に読出しを行う。
又、１６ビットモード（モード制御ラインが“１”）の
時はビット０〜１５のデータラインのみを使用するので
奇数番地の読出し／書込みを行う際にはメモリバスライ
ンの切換えが必要となる。
時はビット０〜１５のデータラインのみを使用するので
奇数番地の読出し／書込みを行う際にはメモリバスライ
ンの切換えが必要となる。
これはアドレスビット“１４”により行なわれ、“０”
の際は偶数、“１”の際は奇数番地となる。
の際は偶数、“１”の際は奇数番地となる。
即ちアドレスビット“１４”によりデータバスの切換え
が行なわれる。
が行なわれる。
１６ビットモードの時にはメモリへの書込みは３２ビッ
トでなく１６ビットのみを対象として行なわれる。
トでなく１６ビットのみを対象として行なわれる。
ここでＤＭＡ動作に関し述べるが、本発明とは直接関係
しない為簡単に記載する。
しない為簡単に記載する。
ＤＭＡの場合はプログラム制御の場合とは異なりＩＯチ
ャネルから成り、このチャネルはアドレスレジスタ、デ
ータカウンタ、データ転送終了検出回路ならびにＤＭＡ
制御回路から構成される。
ャネルから成り、このチャネルはアドレスレジスタ、デ
ータカウンタ、データ転送終了検出回路ならびにＤＭＡ
制御回路から構成される。
アドレスレジスタの内容は入出力インターフェースのア
ドレスバスに載せ、データ転送時に主記憶のアドレスを
指定する。
ドレスバスに載せ、データ転送時に主記憶のアドレスを
指定する。
又、入出力制御装置はプログラム制御の場合に比べて転
送要求フリツプフロツプが追加されている。
送要求フリツプフロツプが追加されている。
ＤＭＡによる転送手順イニシャル処理・データ転送処理
・ターミネーション処理という３つのフエーズから成る
。
・ターミネーション処理という３つのフエーズから成る
。
イニシャル処理は入出力命令のチャネル語設定コマンド
により、アドレスレジスタにデータ転送の主記憶の先頭
アドレスを、データカウンタに転送語数をセットする。
により、アドレスレジスタにデータ転送の主記憶の先頭
アドレスを、データカウンタに転送語数をセットする。
その後、入出力制御コマンドを実行し制御レジスタをセ
ットする。
ットする。
ＤＭＡはここまでをプログラムで処理し、以降所定のデ
ータ語数の転送が終了するまでデータ転送処理として全
てハードウエアにて行う。
ータ語数の転送が終了するまでデータ転送処理として全
てハードウエアにて行う。
即ち入出力装置からデータを取込む場合はデータレジス
タにデータがセットされると転送要求フリツプフロツプ
を立て、ＤＭＡ転送要求信号をＣＰＵに送出し主記憶へ
データを取込む。
タにデータがセットされると転送要求フリツプフロツプ
を立て、ＤＭＡ転送要求信号をＣＰＵに送出し主記憶へ
データを取込む。
この時主記憶のアドレスはアドレスバスのアドレス信号
であり、これはアドレスレジスタより出力される。
であり、これはアドレスレジスタより出力される。
この時主記憶のアドレスはアドレスバスのアドレス信号
であり、これはアドレスレジスタより出力される。
であり、これはアドレスレジスタより出力される。
主記憶とのデータ転送をハーフワード又は１語行う毎に
アドレスレジスタの内容は＋１、データカウンタの内容
は−１される。
アドレスレジスタの内容は＋１、データカウンタの内容
は−１される。
（３２ビットモードのときは＋１，−１の代りに＋２，
−２となる）以上の動作を繰返すとデータカウンタの内
容は最後には“０”となり、この時終了検出回路が働き
、終了信号を入出力制御装置に送出する。
−２となる）以上の動作を繰返すとデータカウンタの内
容は最後には“０”となり、この時終了検出回路が働き
、終了信号を入出力制御装置に送出する。
入出力装置は終了割込みフリツブフロツプをセットし、
終了割込み要求信号をＣＰＵに送出してターミネーショ
ン処理を行う。
終了割込み要求信号をＣＰＵに送出してターミネーショ
ン処理を行う。
入出力装置へデータを書込む場合も半語又は１語書込む
毎にＤＭＡ転送要求信号を送出し、同様の処理を行う。
毎にＤＭＡ転送要求信号を送出し、同様の処理を行う。
以上説明の如く、本発明によると既存の計算機システム
の処理速度向上にあたっては例えばＣＰＵメモリ及びデ
ィスク等特にデータ転送率の高い機器のみ新しい装置に
入れ換え、他の全ての入出力装置は既設のものが利用で
きることになり安価にシステム性能を向上させうる。
の処理速度向上にあたっては例えばＣＰＵメモリ及びデ
ィスク等特にデータ転送率の高い機器のみ新しい装置に
入れ換え、他の全ての入出力装置は既設のものが利用で
きることになり安価にシステム性能を向上させうる。
即ち１ ６／３ ２ビットのモード切換えはモード制御
ラインでバス占有を許された装置の指示により、バス占
有期間毎に行なわれるので１６ビットモードを利用する
機器と３２ビロトモードを利用する機器とをＤＭＡバス
に接続することが可能となり、バスを使用しての転送効
率が増す。
ラインでバス占有を許された装置の指示により、バス占
有期間毎に行なわれるので１６ビットモードを利用する
機器と３２ビロトモードを利用する機器とをＤＭＡバス
に接続することが可能となり、バスを使用しての転送効
率が増す。
第１図はＤＭＡバスライン周辺のボード接続図を示した
もの、第２図は第１図におけるメモリボード周辺を詳述
した実施例である。 １，１１・・・・・・１ ６／３ ２ビットデータバス
ライン、２・・・・・・メモリボード、３・・・・・・
ＣＰＵボード、４・・・・・・メモリコントローラボー
ド、５，６，７・・・・・・ＤＭＡコントローラボード
、８・・・・・・モード制御ライン、１２・・・・・・
ライトバスライン、１３・・・・・・リードバスライン
、１４・・・・・・メモリ。
もの、第２図は第１図におけるメモリボード周辺を詳述
した実施例である。 １，１１・・・・・・１ ６／３ ２ビットデータバス
ライン、２・・・・・・メモリボード、３・・・・・・
ＣＰＵボード、４・・・・・・メモリコントローラボー
ド、５，６，７・・・・・・ＤＭＡコントローラボード
、８・・・・・・モード制御ライン、１２・・・・・・
ライトバスライン、１３・・・・・・リードバスライン
、１４・・・・・・メモリ。
Claims (1)
- １ メモリとの間で１語長、あるいは、半語長いずれか
のデータ幅でデータ入出力を行う機器が共通に接続され
、共通バスにより、１語長、および、半語長のデータ転
送を行う情報処理システムにおいて、１語長の入出力を
行う機器からの転送データ幅指定線のみが出力結合され
、定常状態では半語長幅のデータ転送を指示する状態に
設定されたモード制御ラインを具備し、このモード制御
ラインの状態により、前記共通バスとメモリとの接続関
係を制御することを特徴としたデータ転送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53050082A JPS581451B2 (ja) | 1978-04-28 | 1978-04-28 | デ−タ転送方式 |
| US06/377,044 US4514808A (en) | 1978-04-28 | 1982-05-11 | Data transfer system for a data processing system provided with direct memory access units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53050082A JPS581451B2 (ja) | 1978-04-28 | 1978-04-28 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142950A JPS54142950A (en) | 1979-11-07 |
| JPS581451B2 true JPS581451B2 (ja) | 1983-01-11 |
Family
ID=12849085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53050082A Expired JPS581451B2 (ja) | 1978-04-28 | 1978-04-28 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581451B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132624A (en) * | 1980-03-19 | 1981-10-17 | Toshiba Corp | Information processor |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
| JPS57105019A (en) * | 1980-12-22 | 1982-06-30 | Casio Comput Co Ltd | Data transfer controlling system |
| JPS5955525A (ja) * | 1982-09-25 | 1984-03-30 | Toshiba Corp | マイクロプロセツサ |
| JPS603771A (ja) * | 1983-06-22 | 1985-01-10 | Mitsubishi Electric Corp | プログラマブルコントロ−ラのインタ−フエ−ス回路 |
| KR900007564B1 (ko) * | 1984-06-26 | 1990-10-15 | 모토로라 인코포레이티드 | 동적 버스를 갖는 데이터 처리기 |
| JPH0661076B2 (ja) * | 1985-01-18 | 1994-08-10 | ソニー株式会社 | デ−タ転送装置 |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| JP2008176571A (ja) * | 2007-01-18 | 2008-07-31 | Sharp Corp | データ転送装置及びデータ転送方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117536A (en) * | 1976-03-30 | 1977-10-03 | Panafacom Ltd | Data processor |
-
1978
- 1978-04-28 JP JP53050082A patent/JPS581451B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142950A (en) | 1979-11-07 |
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