JPS58145224A - クロツク信号発生法及びクロツク回路 - Google Patents

クロツク信号発生法及びクロツク回路

Info

Publication number
JPS58145224A
JPS58145224A JP57215667A JP21566782A JPS58145224A JP S58145224 A JPS58145224 A JP S58145224A JP 57215667 A JP57215667 A JP 57215667A JP 21566782 A JP21566782 A JP 21566782A JP S58145224 A JPS58145224 A JP S58145224A
Authority
JP
Japan
Prior art keywords
terminal
transistor
capacitor
connection point
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57215667A
Other languages
English (en)
Other versions
JPH0440891B2 (ja
Inventor
ハウアド・クレイタン・カ−シユ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CTU of Delaware Inc
Original Assignee
Mostek Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mostek Corp filed Critical Mostek Corp
Publication of JPS58145224A publication Critical patent/JPS58145224A/ja
Publication of JPH0440891B2 publication Critical patent/JPH0440891B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Electric Clocks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電子クロック信号発生回路、ことに集積回路
に利用するこのような回路に関する。
クロック信号発生回路は半導体メモリに広く利用されて
いる。これ等の回路により生ずるクロック信号はメモリ
の動作を逐次に生ずる作用をする。
クロック信号は迅速な切換え割合を保ちながら高容量の
ロードを駆動しなければならないことが多い。このよう
なりロック回路に対する駆動トランジスタは従って比較
的大形である。普通のクロック回路の動作のタイミング
は駆動トランジスタの付勢にオーバーラツプを生ずるこ
とにより、この回路に有害になる重電流スパイクを生ず
る。これは容量性プートストラップを使い出力トランジ
スタに対し高電圧駆動信号を生ずるときに起ることが多
い。
前記の問題によって所望のクロック信号を迅速な切換え
割合で生ずるが流通電流のスパイクの生起を防ぐクロッ
ク回路が必要になる。
本発明によるクロック回路の選定した実施例は、コンデ
ンサと共にこのコンデンサに第１の電圧状態に予備給電
する装置を備えている。出力端子を、°駆動するように
出力トランジスタを設けである。
又出力端子を第１の電圧レベルに予備給電する回路装置
を設けである。第１電圧状態より高い第２電圧状態にコ
ンデンサの電圧を昇圧する作用をする回路に人力信号を
送る。この入力信号から誘導する遅延信号を生ずる回路
装置を設けである。又この遅延信号に応答して動作しコ
ンデンサから出力トランジスタの制御端子に第２電圧状
態を送ることによりこの出力端子を第２の電圧レベルに
駆動する別の回路装置を設けてちる。
以下本発明による方法及びクロック回路の実施例を添付
図面について詳細に説明する。
本発明によるクロック回路１０は第１図に例示しである
。回路１０に対する入力信号は第２図に例示しである。
第１図及び第２図で入力信号ＰＰＣφは接続点１２に送
る。予備給電信号ＰＣφＲは接続点１４に送る。出力信
号ＰＣφは出力接続点１６に生ずる。
接続点１２はトランジスタ１８のケ９−ト端子に接続し
である。トランジスタ１８はそのドレイン端子を電源端
子Ｖ。Ｃに接続し、ソース端子と接続点２０に接続しで
ある。接続点１４は各トランジスタ２２．２４のｒ−ト
端子に接続しである。トランジスタ２２のドレイン端子
は接続点２０に接続され、そしてソース端子は接地しで
ある。トランジスタ２４のドレイン端子は電源端子Ｖ。
０に接続され、そしてトランジスタ２４のソース端子は
接続点２６に接続しである。接続点２０はトランジスタ
２８のＦｌ　　ｔ、端子に接続しである。トランジスタ
２８はドレイン端子を接続点２６に接続しソース端子を
接地しである。各トランジスタ１８゜２２．２４．２８
の組合わせは、入力信号ＰＰＣφを接続点１２に送るの
に次で接続点２６に遅延出力信号を生ずる遅延回路を構
成する。
トランジスタ３４はそのドレイン端子を接続点３６に接
続しソース端子を接地しである。トランジスタ３８はそ
のデート端子を接続点３６に接続し、そのドレイン端子
及びソース端子を両接続点１２．４０間に接続しである
。予備給電信号ＰＣφＲはトランジスタ４２のｒ−上端
子に送る。トランジスタ４２は、そのドレイン端子を電
源端子Ｖ。０に接続しそのソース端子を接続点３６に接
続しである。トランジスタ４２は接続点３６に予備給電
する作用をする。トランジスタ４４は、そのドレイン端
子を電力端子Ｖ。０に接続しそのデート端子及びソース
端子を接続点３６に接続しである。トランジスタ４４は
接続点３６の最高電圧移行を制限する作用をする。
トランジスタ４６は、そのドレイン端子を電力端子Ｖｃ
ｃに接続し、そのソース端子を接続点４日に接続しであ
る。コンデンサ５０は、接続点４８に接続したソース端
子及びドレイン端子と接続点４０に接続したケ９−ト端
子とを持りトランジスタを備えている。
トランジスタ５６は、そのケ８−ト端子全接続し。
そのドレイン端子を接続点４８に接続し、ノース端子を
接地［〜である。
トランジスタ５８は、そのケゞ−ト端子全接続点２６に
接続し、そのドレイン端子及びソース端子を両接続点４
８．６０間に接続しである。トランジスタ４６のケ９−
ト端子は接続点６０に接続しである。
デイゾレノショントランジスタ６２は、そのソース端子
及びドレイン端子を両接続点４０．６０間に接続すると
共にそのデート端子は又接続点６０に接続しである。ト
ランジスタ６２は実質的に抵抗器として機能する。
トランジスタ６４は、そのｒ−）端子を接続点４０に接
続し、そのドレイン端子を電力端子Ｖ。０に接続し、そ
してそのソース端子を接続点６６に接続しである。
コンデンサ６８は、接続点６６に接続したドレイン端子
及びソース端子と、接続点７０に接続したｒ−上端子と
を持つトランジスタから成っている。
さらに予備給電信号ＰＣφＲはトラン２スタフ６の’７
”−上端子に送る。トランジスタ７６は、そのドレイン
端子を接続点６６に接続しソース端子を接地しである。
トランジスタ７８は、そのデート端子及びドレイン端子
を電力端子Ｖ。０に接続しそのソース端子を接続点γ０
に接続しである。
さらに接続点６０はトランジスタ８０のｒ−上端子に接
続しである。トランジスタ８０はそのドレイン端子及び
ソース端子を両接続点７０．８２間に接続しである。ト
ランジスタ８０１寸接続点７０を接続点８２に結合する
作用をする１つトランジスタ８４は、そのドレイン端子
を電源端子ｖｃｃに接続し２そのソース端子を接続点６
０に接続しである。トランジスタ８４のゲ８−ト端子は
接続点８２に接続しである。
トランジスタ８６は、そのドレイン端子を接続点８２に
接続し、そのソース端子を接地し、そのデート端子を接
続点１４に接続し予備給電１ぎ号ＰＣφＲを受けるよう
にする。ゾルアンプ出力トランジスタ８８は、そのデー
ト端子を接続点８２に接続し、そのドレイン端子を接続
点８２に接続［２、そのドレイン端子を電源端子Ｖ。０
に接続し、そのソース端子を出力接続点１６に接続１．
である。
プルダウントランジスタ８０は、予備検電信号ＰＣφＲ
を受けるようにそのケ８−ト端子を接続点１４に接続し
である。トランジスタ９０のドレイン端子は出力接続点
１６に接続しである。又トランジスタ９０のソース端子
は接地しである。
第１図に例示した本発明の実施例に対しては各トランジ
スタはＮチャネル形である。しかし回路１０はＰチャネ
ル形トランジスタを使っても同様に実施できる。
本発明によるクロック回路の動作を第１図及び第２図に
ついて述べる。第２図の波形は回路の動作の１サイクル
を示す。初期条件では予備給電信号ｐｃφＲは高電圧状
態にあるが、入力信号ＰＰＯφ及び出力信号ｐｃφは低
電圧状態にある。これ等の信号条件のもとでは回路１０
は初期状態又はリセット状態にセットされる。リセット
状態は次のようである。　ＰＣφＲ信号によりトランジ
スタ２２を導通させる。トランジスタ２２は接続点２０
を低電圧状態に引くことによりトランジスタ２８を非導
通にする。ＰＣφＲ信号によりトランジスタ２４を導通
させることによって接続点２６を高電圧状態に引く。接
続点２６における高電圧によ、Ｉトランジスタ５６を導
通させ接続点４８を低電圧状態に引く。接続点４８にお
ける低い状態と接続点２６における高い状態との組合わ
せによりトランジスタ５８を導通させ接続点６０を低電
圧状態に引く。
接続点４８の低電圧状態はさらにトランジスタ３４を非
導通にしトランジスタ４２により接続点３６を高電圧状
態に引くように作用する。この場合トランジスタ３８が
導通状態に々り接続点４０を低電圧状態に駆動する。こ
れは信号ＰＰＣφの初期状態に対応する。
信号ＰＣφＲはトランジスタ７６の１８−ト端子に送り
接続点６６を低い状態に引く。さらに予備給電信号ＰＣ
φＲを送りトランジスタ８６を導通させ接続点８２を低
電圧状態に引く。トランジスタ９０は導通状態になり出
力接続点１６を低電圧状態に引く。トランジスタ８８の
ｒ−ト端子は低電圧を受はトランジスタ８８を非導通に
し各電源端子間に出力トランジスタ８８．９０を通る導
通径路がなくなる。
トランジスタ７８は、接続点７０の電圧をＶ。。
以下のほぼ１しきい値電圧まで引上げるように接続しで
ある。接続点４０における低電圧状態はトランジスタ６
４を非導通にする作用をして接続点６６を地電位にする
。このようにしてコンデンサ６８に第１の電圧状態を生
ずる。この電圧状態はＶ　ｃ　ｃ　　ＶＴにほぼ等しい
。この場合ＶＴは１しきい値電圧を表わす。
前記したリセット状態は、信号ＰＰＯφに対し各トリが
パルスを受ける前に生ずる。前記した各接続点における
電圧状態は、予備給電信号ＰＣφＲが低電圧レベルにも
どった後にも保たれる。各接続点はその予備給電電圧レ
ベルで浮動することができる。
回路１０は第２図に示すように入力信号ＰＰＣφ及び出
力信号ｐａｏの各正遷移間に所定の時間遅れを生ずる。
この時間遅延はトランジスタ１８．２８の作用により生
ずる。各トランジスタ１８．２８の寸法は第２図に示す
ように時間遅延Δｔの持続時間を生ずる作用をする。
入力信号ＰＰＯφがその正遷移をするときは、トランジ
スタ１８は、接続点２０を一層高い電圧レベルに引上げ
る一層高い導通状態に向い駆動する。
接続点２０における電圧が増すに伴い、トランジスタ２
Ｂは導通状態が一層高くなり接続点２６が放電し始める
。前記した作用によりトランジスタ１８．２８の最終状
態に達するのに必要な時間は、回路１０に対する入力信
号及び出力信号間の時間遅延Δしにほぼ等しい。このよ
うにして接続点２６に遅延信号を生ずる。
入力信号ＰＰＣφがその正遷移をすると、接続点３６に
おける電圧はトランジスタ３８を経てＶ。０より高い電
圧にプートストラッゾされる。しかしトランジスタ４４
は、接続点３６のＶ。ｃ　＋　ＶＴへの最大移行を制限
するダイオードとして機能するように接続しである。ト
ランジスタ３８のゲ８−ト端子における最高電圧を制限
することにより、接続点４０に生ずるプートストラノゾ
電圧は接続点１２には消散しない。
入力信号ＰＰＯφが高く接続点２６における電圧が高い
まま罠なっている時限中に、接続点１２゜４０．６０は
高い電圧状態に駆動されコンデンサ５０を接続点４０．
４８間のＶ。０の電圧に充電する。
接続点２６が低電圧状態になると、トランジスタ５６は
非導通になるがトランジスタ４６は導通する。この場合
接続点４８の電圧をＶ。０に引上げて接続点４０の電圧
を２ｖｏｏの最高値に昇圧する。
接続点４８における高い電圧状態によりトランジスタ３
４を導通させトランジスタ３Ｂの／７’−）端子を低い
レベルにしてトランジスタ３８を非導通にする。トラン
ジスタ３８が非導通になると、接続点４０が隔離され接
続点４０を昇圧電圧状態に保つことができる。
接続点４０をＶ。。以上に昇圧すると、トランジスタ６
４は接続点６６をほぼＶ。。引上げる。この場合接続点
７０の電圧をコンデ／す６８の結合を介して２ｖＯＣ！
−ｖＴの最高値に昇圧する作用をする。
接続点４０の上昇電圧はトランジスタ６２を経て節点６
０に送る。
接続点８２を■。。より高いＶＴに駆動するときは、ト
ランジスタ８４は導通し接続点６０の電圧Ｉｖ。０に引
下げる。この作用によシ接続点８２を接続点７０から結
合を切る。すなわち接続点８２はＶ。ｃ　＋ＶＴより高
い電圧には駆動することができない。回路１０にトラン
ジスタ８４を設けることによりサイクルのリセット部分
中に生ずる電流スパイクが減る。しかしトランジスタ８
４は回路１０の機能的動作には必要がない。
接続点８２は、信号ＰＣφＲによりトランジスタ８６．
９０を非導通にした後に高い電圧状態に駆動される。す
なわち接続点８２が高い電圧を受けると、トランジスタ
８８が導通しそして出力クロック信号ｐｃφは単一のス
テップでほぼ地電位からｖｏｏに駆動される。信号ＰＣ
φは、予備給電信号ＰＣφＲが低い状態から高い状態に
移るまで高い状態のままになる。
信号ＰＰＣφは低い電圧状態にもどるが、出力信号ＰＣ
φは回路１０内の各接続点の帯電条件に基づいて高い電
圧状態に保たれる。回路１０は、予備給電信号ＰＣφＲ
が低い電圧状態から高い電圧状態に移るとリセットする
。信号ＰＣφＲの高い電圧状態によシトランジスタ８６
．９０が導通する。トランジスタ８６の導通によシ接続
点８２を低電圧状態にして出力トランジスタ８８を非導
通にする。
トランジスタ９０の導通により出力接続点１６を低電圧
状態にする作用をする。予備給電信号が高い電圧状態に
あると、回路１ｏは前記したリセット状態にふたたびな
る。
各トランジスタ８８．９０に実質的に対応する出力トラ
ンジスタが同時に導通状態になりクロック回路を経て実
質的な電流スフ。マイクを生ずることは、従来若干のク
ロック回路で問題になっている。
本発明による回路１ｏでは各出力トランジスタ８８．９
０は決して同時には導通状態にはならないでこのような
電流スパイクの発生を防ぐ。
従来のクロック回路による別の問題は、出力クロックレ
ベルが低い状態から高い状態になめらかには遷移しない
ことである。このよらな回路では、トランジスタ９０に
対応する出力ノルダウントランジスタはトランジスタ８
８に対応する出力シルアツノトランジスタより６倍ない
し４倍大きい寸法を持つ。両川力トランジスタが共に瞬
間的に導通すると、クロック出力はこれ等の出力トラン
ジスタの寸法比により地電位状態から地電位よりゎずか
に高いレベルに駆動される。′７°ルダウントランジス
タが非導通になると、出力は容置性昇圧作用により地電
位よりわずかに高い状態から全電圧ｖｃｃに駆動される
。しかしこのステツノ形動作により、クロック信号を受
ける回路装置の性能を低下させる不規則外クロック遷移
を生ずる４７回路１０では出力トランジスタ８８のケ８
−ト端子は、実質的に地電位に保持され、トランジスタ
８０の導通によりすぐに高い電圧状態Ｖ。Ｏ＋ＶＴに駆
動される。この作用により出力トランジスタ８８が導通
し、中間の遷移ステップを伴わないで接続点１６はすぐ
に低電圧状態から全電圧Ｖ。０に駆動される。このよう
にしてはるかに鮮明なかつ早いクロック信号が生ずる。
回路１０のトランジスタはすべてＮチャネルデバイスで
ある。しかし回路１０に等価の回路をＰチャネルデバイ
スで作ることもできる。
要するに本発明は、入力信号を受は遅延しだ出力クロッ
ク信号を生ずるクロック信号発生回路にある。出力駆動
トランジスタに対する制御電圧は、低い電圧状態に保持
され、単一のステップで高い電圧に駆動され出力クロッ
ク信号に低電圧状態から高電圧状態に単一の早い遷移を
させる。さらに各出力トランジスタは、これ等が決して
同時には導通状態に々らないでクロック回路を経て重電
流スパイクを生ずるおそれをなくすように動作する。
以上本発明をその実施例について詳細に説明したが本発
明は々おその精神を逸脱しないで種種の変化変型を行う
ことができるのはもちろんである。
【図面の簡単な説明】
第１図は本発明クロック回路の１実施例の電気配線図、
第２図は第１図の回路に対し生ずる信号波形の線図であ
る。 １０・・・クロック回路、１８・・・トランジスタ、２
６・・・接続点、２８・・・トランジスタ、６８・・・
コンデンサ、８０・・・トランジスタ、８８．９０・・
・出力トランジスタ 代理人　中島宜彦−１１ 手　　続　　補　　正　　赴　（方式）昭和５８年４月
６日 特許庁　　　長　　官　　　殿 １、事件の表示　　　　昭和５７年特許願第２１５６６
７号３　補正をする者　事件との関係　　　特許出願人
マスチク、コーパレイシャン ４　代　理　人　　東京都港区赤坂１丁目１番１４号・
溜池東急ビル５補正命令の日付　　　　昭和５８年３月
９日（昭和５８年３月２９日発送） ８、補正の内容　　　　別紙のとおり

Claims (7)

    【特許請求の範囲】
  1. （１）　　コンデンサに第１の電圧状態に予備給電し、
    出力接続点に第１の電圧レベルに予備給電し、入力信号
    に応答して前記コンデンサの電圧を第２の電圧状態に昇
    圧し、前記入力信号から誘導される遅延信号を生じ、前
    記出力接続点に接続した出力トランジスタの制御端子に
    前記遅延信号に応答して前記第２電圧状態を結合し前記
    出力接続点を前記第１電圧レベルから第２の電圧レベル
    に駆動するようにすることから成るクロック信号発生法
    。
  2. （２）第１のコンデンサに第１の電圧状態に予備給電し
    、第２のコンデンサに第２の電圧状態に予備給電し、出
    力接続点に第１の電圧レベルに予備給電し、入力信号に
    応答して前記第２コンデンサの電圧を第４の電圧状態に
    昇圧し、入力信号から誘導される遅延信号を生じ、前記
    入力信号に応答して前記第１コンデンサの電圧を第３の
    電圧状態に昇圧し、前記出力接続点に接続した出力トラ
    ンジスタの制御端子に前記第３電圧状態の発生に応答し
    て前記第４電圧状態を結合し、この第４電圧状態を前記
    出力トランジスタの制御端子に結合したときに前記出力
    接続点を第２の電圧レベルに駆動することから成るクロ
    ック信号発生法。
  3. （３）　　コンデンサと、このコンデンサに第１の電圧
    状態に予備給電する装置と、出力接続点に接続した出力
    トランジスタと、前記出力接続点に第１の電圧レベルに
    予備給電する装置と、入力信号に応答し前記コンデンサ
    の電圧を第２の電圧状態に昇圧する装置と、前記入力信
    号から誘導される遅延信号を生ずる装置と、前記遅延信
    号に応答して前記第２電圧状態を前記コンデンサから前
    記出力トランジスタの制御端子に結合し前記出力接続点
    を第２の電圧レベルに駆動するようにした装置とを包含
    するクロック回路。
  4. （４）　　第１のコンデンサと、この第１コンデンサに
    第１の電圧状態に予備給電する装置と、第２のコンデン
    サと、この第２コンデンサに第２の電圧状態に予備給電
    する装置と、出力接続点に接続した出力トランジスタと
    、この出力トランジスタの制御端子に前記第２コンデン
    サを接続する結合トランジスタと、前記出力接続点に第
    １の電圧レベルに予備給電する装置と、人力信号から誘
    導される遅延信号を生ずる装置と、前記入力信号に応答
    して前記第１コンデンサの電圧を第６の電圧状態に昇圧
    し前記第２コンデンサの一電圧を第４の電圧状態に昇圧
    するようにした装置と、前記遅延信号の発生に応答して
    前記第１コンデンサに生じた前記第３電圧状態を前記結
    合トランジスタの制御端子に結合し前記第４電圧状態を
    前記出力トランジスタの制御端子に結合し前記出力接続
    点を第２の電圧レベルに駆動するようにした装置とを包
    含するクロック回路。
  5. （５）第１のコンデンサと、この第１コンデンサの第１
    の端子及び入力接続点の間に接続した第１の結合トラン
    ジスタと、この第１結合トランジスタの制御端子に予備
    給電し前記入力接続点を前記第１コンデンサの第１端子
    に接続するようにした装置と、前記第１コンデンサの第
    ２の端子に第１の電圧状態に予備給電する装置と、第２
    のコンデンサと、この第２コンデンサの第１端子に前記
    第１電圧状態に予備給電する装置と、前記第２コンデン
    サの第２の端子に第２の電圧状輛に予備給電する装置と
    、前記入力接続点を経て入力信号を受けるように接続さ
    れ前記第２状態になる前記人力信号の遷移から時間遅延
    した遷移を持つ遅延信号を生ずる装置と、前記第１コン
    デンサの第１端子に接続され前記入力信号の前記第２状
    態への遷移に応答して前記第１コンデンサの第２端子の
    電圧を前記第２電圧状態に駆動するようにした装置と、
    前記第２コンデンサの第１端子に接続され前記人力信号
    の前記第２状態への遷移に応答して前記第２コンデンサ
    の第１端子を前記第２状態に駆動しこの第２コンデンサ
    の第２端子の電圧を第３の電　　□圧状態に昇圧するよ
    うにした装置と、前記遅延信号に応答しそして前記第１
    コンデンサの第２端子に接続されこの第１コンデンサの
    第１端子の電圧を第４の電圧状態に昇圧するようにした
    装置と、出力接続点に接続した出力トランジスタと、前
    記の第２コンデンサの第２端子及び出力トランジスタの
    制御端子の間に接続した第２の結合トランジスタと、前
    記出力接続点に第１の電圧レベルに予備給電する装置と
    、前記第１コンデンサの第１端子の第４の電圧状態を前
    記第２結合トランジスタの制御端子に伝送し前記第２コ
    ンデ／すの第２端子の前記第３電圧状態を前記出力トラ
    ンジスタの制御端子に結合し前記出力接続点を第２の電
    圧レベルに駆動するようにした装置とを包含するクロッ
    ク回路。
  6. （６）入力信号を受ける入力接続点と、この入力接続点
    に接続され前記入力信号から誘導されこの入力信号から
    時間遅延した時間遅延信号を生ずる装置と、前記入力接
    続点及び第１の接続点の間にソース端子及びドレイ／端
    子を接続した第１のトランジスタと、この第１トランジ
    スタのｒ−上端子及び第１の電源端子の間にソース端子
    及びドレイン端子を接続されケゝ−ト端子を第２の接続
    点に接続した第２のトランジスタと、前記第１トランジ
    スタのｒ−上端子及び第２電源端子の間にドレイン端子
    及びソース端子を接続されｒ−上端子を予備給電信号を
    受けるように接続した第６のトランジスタと、前記の第
    １トランジスタのケ９−ト端子及び第２電源端子の間に
    ドレイ／端子及びソース端子を接続されデート端子を前
    記第１トランジスタのｒ−上端子に接続した第４のトラ
    ンジスタと、第１の端子を第１接続点に接続し第２の端
    子を前記第２接続点に接続した第１のコンデンサと、前
    記の第２電源端子及び第２接続点の間にルイン端子及び
    ソース端子を接続されビート端子を前記第１接続点に接
    続した第５のトランジスタと、デート端子を前記の遅延
    信号を生ずる装置の出力端子に接続され前記の第２接続
    点及び第１電源端子の間にｒ−上端子及びドレイン端子
    を接続した第６のトランジスタと、デート端子を前記の
    遅延信号を生ずる装置の出力端子に接続され前記第２接
    続点及び第３の接続点の間にドレイン端子及びソ−ス端
    子を接続した第７のトランジスタと、前記の第１接続点
    及び第６接続点の間にドレイン端子及びソース端子を接
    続されデート端子を前記第６接続点に接続した第８のト
    ランジスタと、第１の端子を第４の接続点に接続し第２
    の端子を第５の接続点に接続した第２のコンデンサと、
    ｒ−）端子を前記第１接続点に接続され前記の第２電源
    端子及び第４接続点の間にドレイン端子及びソース端子
    を接続した第９のトランジスタと、デート端子を前記予
    備給電信号を受けるように接続され前記の第４接続点及
    び第１電源端子の間にドレイン端子及びソ＝−ス端子を
    接続した第１０のトランジスタと、デート端子を前記第
    ２電源端子に接続され前記の第２電源端子及び第５接続
    点の間にソース端子及びドレイン端子を接続した第１１
    のトランジスタと、デート端子を前記第３接続点に接続
    され前記第５接続点及び第６の接続点の間にドレイン端
    子及びソース端子を接続した第１２のトランジスタと、
    デート端子を前記予備給電信号を受けるように接続され
    前記の第６接続点及び第１電源端子の間にソース端子及
    びドレイン端子を接続した第１３のトランジスタと、デ
    ート端子を前記第６接続点に接続され前記第２電源端子
    及び出力接続点の間にドレイン端子及びソース端子を接
    続した第１４のトランジスタと、’７”−ト端子を前記
    予備給電信号を受けるように接続され前３己の出力接続
    点及び第１電源端子の間にソース端子を接続し前記出力
    接続点に出力信号を生ずるようにした第１４のトランジ
    スタとを包含するクロック回路。
  7. （７）デート端子を第６の接続点に接続され第２の電源
    端子及び第６の接続点の間にドレイン端子及びソース端
    子を接続した第１６のトランジスタを備えた特許請求の
    範囲第（６）項記載のクロック回路。
JP57215667A 1981-12-10 1982-12-10 クロツク信号発生法及びクロツク回路 Granted JPS58145224A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/329,586 US4472644A (en) 1981-12-10 1981-12-10 Bootstrapped clock driver including delay means
US329586 1981-12-10

Publications (2)

Publication Number Publication Date
JPS58145224A true JPS58145224A (ja) 1983-08-30
JPH0440891B2 JPH0440891B2 (ja) 1992-07-06

Family

ID=23286097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57215667A Granted JPS58145224A (ja) 1981-12-10 1982-12-10 クロツク信号発生法及びクロツク回路

Country Status (6)

Country Link
US (1) US4472644A (ja)
EP (1) EP0081800B1 (ja)
JP (1) JPS58145224A (ja)
AT (1) ATE34054T1 (ja)
CA (1) CA1196065A (ja)
DE (1) DE3278450D1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3217264A1 (de) * 1982-05-07 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Integrierter impulsformer
JPS599735A (ja) * 1982-07-07 1984-01-19 Mitsubishi Electric Corp クロツク発生回路
US4617476A (en) * 1984-10-16 1986-10-14 Zilog, Inc. High speed clocked, latched, and bootstrapped buffer
US4689496A (en) * 1985-03-27 1987-08-25 Ncr Corporation Two clock boot circuit
US5036223A (en) * 1989-05-22 1991-07-30 Kabushiki Kaisha Toshiba Inverter circuit and chopper type comparator circuit using the same
US5486785A (en) * 1994-09-30 1996-01-23 Mitsubishi Semiconductor America, Inc. CMOS level shifter with feedforward control to prevent latching in a wrong logic state

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US40838A (en) * 1863-12-08 Improvement in machines for grinding and polishing tools
JPS55500548A (ja) * 1978-07-31 1980-08-21

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4061933A (en) * 1975-12-29 1977-12-06 Mostek Corporation Clock generator and delay stage
JPS52119160A (en) * 1976-03-31 1977-10-06 Nec Corp Semiconductor circuit with insulating gate type field dffect transisto r
US4042838A (en) * 1976-07-28 1977-08-16 Rockwell International Corporation MOS inverting power driver circuit
US4071783A (en) * 1976-11-29 1978-01-31 International Business Machines Corporation Enhancement/depletion mode field effect transistor driver
US4239990A (en) * 1978-09-07 1980-12-16 Texas Instruments Incorporated Clock voltage generator for semiconductor memory with reduced power dissipation
US4250408A (en) * 1979-02-28 1981-02-10 Rockwell International Corporation Clock pulse amplifier and clipper
JPS5648715A (en) * 1979-09-28 1981-05-02 Nec Corp Delay signal generating circuit
US4317051A (en) * 1979-10-09 1982-02-23 Bell Telephone Laboratories, Incorporated Clock generator (buffer) circuit
JPS5693422A (en) * 1979-12-05 1981-07-29 Fujitsu Ltd Level-up circuit
US4309630A (en) * 1979-12-10 1982-01-05 Bell Telephone Laboratories, Incorporated Buffer circuitry
US4379974A (en) * 1980-09-10 1983-04-12 Mostek Corporation Delay stage for a clock generator
US4347448A (en) * 1980-11-07 1982-08-31 Mostek Corporation Buffer circuit for semiconductor memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US40838A (en) * 1863-12-08 Improvement in machines for grinding and polishing tools
JPS55500548A (ja) * 1978-07-31 1980-08-21

Also Published As

Publication number Publication date
CA1196065A (en) 1985-10-29
DE3278450D1 (en) 1988-06-09
EP0081800B1 (en) 1988-05-04
ATE34054T1 (de) 1988-05-15
EP0081800A3 (en) 1984-05-09
JPH0440891B2 (ja) 1992-07-06
EP0081800A2 (en) 1983-06-22
US4472644A (en) 1984-09-18

Similar Documents

Publication Publication Date Title
US4090096A (en) Timing signal generator circuit
US5936443A (en) Power-on reset signal generator for semiconductor device
EP0576008A2 (en) Boost voltage generating circuit
KR860002149A (ko) 차지-업(charge-up)회로
US6208197B1 (en) Internal charge pump voltage limit control
JP3462184B2 (ja) 集積回路装置
US6137343A (en) Semiconductor memory device equipped with voltage generator circuit
US3937983A (en) Mos buffer circuit
US4894559A (en) Buffer circuit operable with reduced power consumption
IE50579B1 (en) Bootstrap circuit
US4472644A (en) Bootstrapped clock driver including delay means
KR100347355B1 (ko) 승압회로및그구동방법
US4628215A (en) Drive circuit for substrate pump
US4570088A (en) Semiconductor device for pulling down output terminal voltage
US6636451B2 (en) Semiconductor memory device internal voltage generator and internal voltage generating method
US4914323A (en) Boot-strap type signal generating circuit
JPH0758887B2 (ja) Ｒｃ時定数を利用した可変クロック遅延回路
JPH08335395A (ja) クランプ機能を有するデータ出力バッファ
US4554464A (en) Propagation delay generator
US4504928A (en) Current ramp generator
US20010045848A1 (en) Power-up stable signal detection circuit
JP2541317B2 (ja) 半導体装置のための出力回路
JPH025608A (ja) 半導体集積回路化された増幅回路
JPH0245380B2 (ja)
KR960006378B1 (ko) 기판전압발생회로의 차아지펌프회로