JPS58145232A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPS58145232A JPS58145232A JP57027101A JP2710182A JPS58145232A JP S58145232 A JPS58145232 A JP S58145232A JP 57027101 A JP57027101 A JP 57027101A JP 2710182 A JP2710182 A JP 2710182A JP S58145232 A JPS58145232 A JP S58145232A
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- JP
- Japan
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- circuit
- gate
- inverter
- input
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- Pending
Links
- 102220590142 Chromosome transmission fidelity protein 18 homolog_Q82P_mutation Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102000017914 EDNRA Human genes 0.000 description 1
- 101150062404 EDNRA gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はトランジスタ回路に関し、特にＰチャンネル
トランジスタとｈチャンネルトランジスタの１ｍ比を＆
端に大きくすることなく高（Ｈ）レベルの電圧の低い入
力信号（たとえｉｊＴ Ｔ ＬＯＨレベル最小電圧２０
Ｖ）の場合でもＨレベルとして受は低（Ｌ）レベル信号
を出力することができ、更に入力信号のレベルが中間の
電圧のとき消費電力を低減させるＣＭ＜ＵＳ回路に関す
る。
トランジスタとｈチャンネルトランジスタの１ｍ比を＆
端に大きくすることなく高（Ｈ）レベルの電圧の低い入
力信号（たとえｉｊＴ Ｔ ＬＯＨレベル最小電圧２０
Ｖ）の場合でもＨレベルとして受は低（Ｌ）レベル信号
を出力することができ、更に入力信号のレベルが中間の
電圧のとき消費電力を低減させるＣＭ＜ＵＳ回路に関す
る。
従来この樽のＣＭ（Ｊ８回路においては第１図に示すよ
うなＰチャンネルＭＵＳト’）ンジスタとＮチャンネル
Ｍ０８トランジスタとから成るインバーター回路に、ポ
ジティブフィードバックによるプルアップ素子を加え先
回、路が用いられてきた。
うなＰチャンネルＭＵＳト’）ンジスタとＮチャンネル
Ｍ０８トランジスタとから成るインバーター回路に、ポ
ジティブフィードバックによるプルアップ素子を加え先
回、路が用いられてきた。
図面を参照して説明するとＶＤＤは電源調子で回路に電
圧を印加する。ＣｊＮＤＦｉ飯地端子、ＩＮは信号入力
端子、ｕＵＴＦｉｌＷｔ−ゲート入力とする。’に’Ｍ
Ｕ８ ＦＥＴ Ｑｌ）’およびＰ＠ｈＡｉＪ８ Ｆ
Ｅ１’ＱＩＮから成るインバーターの出力端子、ＰＭ（
Ｊ８ ＦＥＴＱ）ｌＰは出力端子（ＪＩＪＴからの信号
を入力−子にフィードバックするものである。この回路
において入力端子をＬレベルとするとＮＭ（Ｊ８ ＦＥ
Ｔ Ｑｌへはオフ （Ｌ）ＦＦ） 、ＰｈＪＩＵ８ ｋ
’ＥＴ ＱＩＰはオン（ＯＮ）となシ出力端子ＯＵＴは
Ｈレベルとなシまたプルアップ用ＰＭ０８ ＦＥＴ Ｑ
Ｂ’ｔ）’＃１ＵＦＦとなっている。一方入力瑠子がＨ
レベルになる時はＰ’ＥＴ Ｑｌ）’とＱｔＮの９ｍの
比で決まるインバーター回路のスレシｌ−ルド電圧を入
力端子電圧が越えると、出力端子ＯＵＴがＬレベルとな
り、またプルアップ用に’Ｍ＜ＪＳ ）”ＥＴ Ｑｌ”
１）’がＯへとなって入力端子ｌＮ０１１１圧を更にＶ
ｌ）Ｄ側へ引き上ける。この第１図の回路においては入
力肩子にＴＴＬの出力が加えられた場合、そのＨレベル
が＋２．０Ｖｓｉの低い値であってもＰＭ（ＪＳ Ｑｌ
’ｌ）’ ０ｌｌｌｌきによって通常５ｖの電圧で使わ
れるＶＬ）Ｄまで引上けることができ、ＰＭｉＪ８ Ｉ
”ＥＴとへ勤（ＪＳ ＦＥＴの両方がＯＮのまま、とい
う状態は避けることができるのが、インバーター回路の
スレシ冒−ルド亀圧を決めるのは）’ＥＴ Ｑｌ）’と
Ｑｌｓのｐｍの比であるためスレシ曹−ルド電圧を’ｌ
’ ｉ’ １．のＨレベルの最小電圧ＺＯＶよシも下け
るためにはＮＭＯ８ＦＥＴ ＱＩＮのＩＩｍをＰＭＵＳ
ＰＥＴ ＱＩＰのｇｍより大きいもの（九とえは３倍
以上）にしなけれにならない。その結果回路の占める面
積が大きくなり、また入力端子ｌへ及び出力端子Ｃ）ｔ
ＪＴの容量が大きくなってしまい、信号の時間的遅れ、
特に出力の立上り時間が大きくなってしまう。
圧を印加する。ＣｊＮＤＦｉ飯地端子、ＩＮは信号入力
端子、ｕＵＴＦｉｌＷｔ−ゲート入力とする。’に’Ｍ
Ｕ８ ＦＥＴ Ｑｌ）’およびＰ＠ｈＡｉＪ８ Ｆ
Ｅ１’ＱＩＮから成るインバーターの出力端子、ＰＭ（
Ｊ８ ＦＥＴＱ）ｌＰは出力端子（ＪＩＪＴからの信号
を入力−子にフィードバックするものである。この回路
において入力端子をＬレベルとするとＮＭ（Ｊ８ ＦＥ
Ｔ Ｑｌへはオフ （Ｌ）ＦＦ） 、ＰｈＪＩＵ８ ｋ
’ＥＴ ＱＩＰはオン（ＯＮ）となシ出力端子ＯＵＴは
Ｈレベルとなシまたプルアップ用ＰＭ０８ ＦＥＴ Ｑ
Ｂ’ｔ）’＃１ＵＦＦとなっている。一方入力瑠子がＨ
レベルになる時はＰ’ＥＴ Ｑｌ）’とＱｔＮの９ｍの
比で決まるインバーター回路のスレシｌ−ルド電圧を入
力端子電圧が越えると、出力端子ＯＵＴがＬレベルとな
り、またプルアップ用に’Ｍ＜ＪＳ ）”ＥＴ Ｑｌ”
１）’がＯへとなって入力端子ｌＮ０１１１圧を更にＶ
ｌ）Ｄ側へ引き上ける。この第１図の回路においては入
力肩子にＴＴＬの出力が加えられた場合、そのＨレベル
が＋２．０Ｖｓｉの低い値であってもＰＭ（ＪＳ Ｑｌ
’ｌ）’ ０ｌｌｌｌきによって通常５ｖの電圧で使わ
れるＶＬ）Ｄまで引上けることができ、ＰＭｉＪ８ Ｉ
”ＥＴとへ勤（ＪＳ ＦＥＴの両方がＯＮのまま、とい
う状態は避けることができるのが、インバーター回路の
スレシ冒−ルド亀圧を決めるのは）’ＥＴ Ｑｌ）’と
Ｑｌｓのｐｍの比であるためスレシ曹−ルド電圧を’ｌ
’ ｉ’ １．のＨレベルの最小電圧ＺＯＶよシも下け
るためにはＮＭＯ８ＦＥＴ ＱＩＮのＩＩｍをＰＭＵＳ
ＰＥＴ ＱＩＰのｇｍより大きいもの（九とえは３倍
以上）にしなけれにならない。その結果回路の占める面
積が大きくなり、また入力端子ｌへ及び出力端子Ｃ）ｔ
ＪＴの容量が大きくなってしまい、信号の時間的遅れ、
特に出力の立上り時間が大きくなってしまう。
本発明は上記欠点を解決するためになされたものでその
目的は）’Ｎ（ＪＳ ＦＥＴとＮＭ０８ Ｂ’ＥＴの
１ｍ比を極端に大きくすることなく回路のしきい値電圧
を下げ、直接ＴＴＩ、と接続することを可能にし、回路
の高速化、をはかると共に入力信号が中間的電位にある
時の回路の消費電力を低減させ得る回路を提供するもの
である。
目的は）’Ｎ（ＪＳ ＦＥＴとＮＭ０８ Ｂ’ＥＴの
１ｍ比を極端に大きくすることなく回路のしきい値電圧
を下げ、直接ＴＴＩ、と接続することを可能にし、回路
の高速化、をはかると共に入力信号が中間的電位にある
時の回路の消費電力を低減させ得る回路を提供するもの
である。
本発明によればＰＭ＜ＪＳ ′に’ＥＴとへＭＯＳ
ＦＥＴの各ゲートに共通の入力信号を与え、各ドレイン
を共通接続して出力端子とするＣＭ０８インバーター回
路において入力端子と上＃ｃ：）’ＭＯ８ＦＥＴまたは
ＮＭＯ８ＩＩ″ＥＴのゲートの少なくとも一方との間に
レベルシフト回路を挿入し、かつ該ＰＭＯ８Ｂ’ＥＴま
九はＮＮ（ＪＳ ＦＥＴのゲートソース間にゲートをイ
ンバーター回路の出力癩子に接続されたｆＷＪ ＆性の
ＭＯＳ ＰＥＴを接続したことを特徴とする０幻８回
路が得られる。
ＦＥＴの各ゲートに共通の入力信号を与え、各ドレイン
を共通接続して出力端子とするＣＭ０８インバーター回
路において入力端子と上＃ｃ：）’ＭＯ８ＦＥＴまたは
ＮＭＯ８ＩＩ″ＥＴのゲートの少なくとも一方との間に
レベルシフト回路を挿入し、かつ該ＰＭＯ８Ｂ’ＥＴま
九はＮＮ（ＪＳ ＦＥＴのゲートソース間にゲートをイ
ンバーター回路の出力癩子に接続されたｆＷＪ ＆性の
ＭＯＳ ＰＥＴを接続したことを特徴とする０幻８回
路が得られる。
以下本発明の実施例の図面を参照して動作を説明する。
第２図は本発明の一実施例を示す回路である０ＶＤＤは
電源端子で＋５Ｖが印加されてお、９ ＧＮＤは接地端
子、ＩＮは入力端子、ＯＵＴは出力端子、ＱＳ２）’＃
１ＰＮ（ＪＳ ＰＥＴで抵抗Ｒ２と共にレベルシフト回
路を構成する。ＱＦ２）’は）’ＮＯ８）“ＥＴで出力
端子（ＪＵＴから）’ＭＬ）８ ｋ″Ｅ’ｌ’ Ｑ２Ｐ
のゲートへポジティブフィードバックループを形成して
いる。
電源端子で＋５Ｖが印加されてお、９ ＧＮＤは接地端
子、ＩＮは入力端子、ＯＵＴは出力端子、ＱＳ２）’＃
１ＰＮ（ＪＳ ＰＥＴで抵抗Ｒ２と共にレベルシフト回
路を構成する。ＱＦ２）’は）’ＮＯ８）“ＥＴで出力
端子（ＪＵＴから）’ＭＬ）８ ｋ″Ｅ’ｌ’ Ｑ２Ｐ
のゲートへポジティブフィードバックループを形成して
いる。
図面において入力端子１１’ｃ）４１号はインバーター
を構成するへＭ（ＪＳ Ｂ’ＥＴ Ｑ２？のゲートに加
えられると共にＱ８７．ＰとＲ２によるレベルシフト回
路を介して節点２１から−じくインバーターを構成する
ＰＭＵＳ ＰＥＴ Ｑ２）’のゲートに加えられる。
を構成するへＭ（ＪＳ Ｂ’ＥＴ Ｑ２？のゲートに加
えられると共にＱ８７．ＰとＲ２によるレベルシフト回
路を介して節点２１から−じくインバーターを構成する
ＰＭＵＳ ＰＥＴ Ｑ２）’のゲートに加えられる。
ＮＭ（ＪＳ ＦＥ８と’に’ＭＯ８Ｐ’ＥＴのＶＴをそ
れぞれ＋１０Ｖと−１，□Ｖ、Ｑ８２ＰとＲ２によるレ
ベルシフト回路のシフ１ｔを２．０■とすると第２図の
回路にＴＴＩ、レベルの信号を加え九場合のＱ２ＮとＱ
２Ｐの動作状−は第１表に示すようになる。
れぞれ＋１０Ｖと−１，□Ｖ、Ｑ８２ＰとＲ２によるレ
ベルシフト回路のシフ１ｔを２．０■とすると第２図の
回路にＴＴＩ、レベルの信号を加え九場合のＱ２ＮとＱ
２Ｐの動作状−は第１表に示すようになる。
第１表
即ち入力がＬレベルの時Ｆｉ、ＮＡ４ｔ）８ ＦＥＴ
Ｑ２ＮはＣＬＰ’Ｐ’でＰＭＵＳ ）’ＥＴ Ｑ２）’
のゲートはレベルシフト回路を介して＋２８Ｖとな
ＣＱ２）’は（ＪＮして出力端子（ＪＵＴの電位はＶＤ
Ｄと同じ＋５Ｖになる。この時ＱＢ’２）’は（Ｊ）’
Ｂ’ Ｌ節点２１の電位はＱＳ２）’とＲ２の値で決め
られる。次に入力が１ルベルの時はへｕｕｓ Ｑ２ＮＯ
ＶＯＳとＶＴとの差は１■あや、出力端子（ＪＵＴは低
レベルとなってＰＭＵＳ ＱＦ２ＰがＯＮするので節点
２１の１“、位はＱ８２ＰとＲ２の値で決まる＋４．Ｏ
Ｖよりも更にＶｌＪＤ側に引かれ＋４．４■まで上昇す
る。このように’ｉ”Ｉ’Ｌレベルの入力のＨレベル、
Ｌレベルのどちらの状態でもへＭ＜ＵＳ Ｐ’ＥＴまた
は）’ＮＯ８ＦＥＴの一方が０）ＦになってＶＤＤから
ＧＮＤへの直ｇ経路がなく、またＶ（Ｊ−ＶＴの絶対値
もフィードバック用ＰＭＵＳ ）’ＥＴ ＱＦ２）’
とレベルシフト回路のＱ８２ＰとＲ２とのｇｍ或は抵抗
比を選択することによってへＮ（ＪＳ側とＰＭｉＪＳ側
の値をはは等しくした９、ＮＭＵＳ側に比べ）’Ｎ（３
８側の値を大きくすることも可能でＰＭ（Ｊ！と八Ｍ０
８（Ｄｇｍを陣ｊじ程度にすることによって出力の立上
り時間と立下り時間をほぼ等しくすることができ、史に
フィードバック用に’ＭＯ８Ｂ’ＥＴ Ｑ）’２）’
を太き目に辿ぶことによってインバーターの入出力特性
にヒステリシスを持たせたシュミットトリガー回路とし
て働らかせることも可能である。
Ｑ２ＮはＣＬＰ’Ｐ’でＰＭＵＳ ）’ＥＴ Ｑ２）’
のゲートはレベルシフト回路を介して＋２８Ｖとな
ＣＱ２）’は（ＪＮして出力端子（ＪＵＴの電位はＶＤ
Ｄと同じ＋５Ｖになる。この時ＱＢ’２）’は（Ｊ）’
Ｂ’ Ｌ節点２１の電位はＱＳ２）’とＲ２の値で決め
られる。次に入力が１ルベルの時はへｕｕｓ Ｑ２ＮＯ
ＶＯＳとＶＴとの差は１■あや、出力端子（ＪＵＴは低
レベルとなってＰＭＵＳ ＱＦ２ＰがＯＮするので節点
２１の１“、位はＱ８２ＰとＲ２の値で決まる＋４．Ｏ
Ｖよりも更にＶｌＪＤ側に引かれ＋４．４■まで上昇す
る。このように’ｉ”Ｉ’Ｌレベルの入力のＨレベル、
Ｌレベルのどちらの状態でもへＭ＜ＵＳ Ｐ’ＥＴまた
は）’ＮＯ８ＦＥＴの一方が０）ＦになってＶＤＤから
ＧＮＤへの直ｇ経路がなく、またＶ（Ｊ−ＶＴの絶対値
もフィードバック用ＰＭＵＳ ）’ＥＴ ＱＦ２）’
とレベルシフト回路のＱ８２ＰとＲ２とのｇｍ或は抵抗
比を選択することによってへＮ（ＪＳ側とＰＭｉＪＳ側
の値をはは等しくした９、ＮＭＵＳ側に比べ）’Ｎ（３
８側の値を大きくすることも可能でＰＭ（Ｊ！と八Ｍ０
８（Ｄｇｍを陣ｊじ程度にすることによって出力の立上
り時間と立下り時間をほぼ等しくすることができ、史に
フィードバック用に’ＭＯ８Ｂ’ＥＴ Ｑ）’２）’
を太き目に辿ぶことによってインバーターの入出力特性
にヒステリシスを持たせたシュミットトリガー回路とし
て働らかせることも可能である。
第３図は本発明の第２の実施例の回路でレベルシフト用
のＰＭ（ＪＳ Ｂ’ＥＴ Ｑｓ３）’と定電ｉ源として
働＜ｋ’ＭＯ８ＦＥＴ ＱＣ３）’ とによってレベル
シフト回路を構成したものである。図において入力端子
ＩＭ）電圧はへＮ（ＪＳ Ｐ’Ｅ’ｌ’ Ｑ３へに直接
加えられると共にＱ８３）’によってレベルシフトされ
節点３１からＰＭ（ＪＳ ｌＩ’ＥＴ Ｑ３Ｆに加えら
れ、また出力電子（ＪＵＴからＰＲｄ（ＪＳ Ｂ″ＥＴ
ＱＦ３）’によって節点３１ヘボジテイプフイードバ
ツクがかけられ、Ｑ３ＮとＱ３Ｐから成るインバーター
Ｆｉ第２図の回路と同様の動作をする。
のＰＭ（ＪＳ Ｂ’ＥＴ Ｑｓ３）’と定電ｉ源として
働＜ｋ’ＭＯ８ＦＥＴ ＱＣ３）’ とによってレベル
シフト回路を構成したものである。図において入力端子
ＩＭ）電圧はへＮ（ＪＳ Ｐ’Ｅ’ｌ’ Ｑ３へに直接
加えられると共にＱ８３）’によってレベルシフトされ
節点３１からＰＭ（ＪＳ ｌＩ’ＥＴ Ｑ３Ｆに加えら
れ、また出力電子（ＪＵＴからＰＲｄ（ＪＳ Ｂ″ＥＴ
ＱＦ３）’によって節点３１ヘボジテイプフイードバ
ツクがかけられ、Ｑ３ＮとＱ３Ｐから成るインバーター
Ｆｉ第２図の回路と同様の動作をする。
本発明によれば以上説明したように入力端子とＰＭ（Ｊ
ＳまたはＮＭ（Ｊ Ｓの少なくとも一方との間にレベル
シフト回路を挿入し、インバーターの出力電子からレベ
ルシフト節点へ適当なポジティブフィードバックをかけ
ることによって入力信号レベルが片寄っていた夛、振幅
が十分でない場合でも接続が容易でまた消費電力も少な
く、動作速度の速い回路を得ることができ、また必要に
応じてシュミットトリガ−回路としての機能を持たせる
ことができる。
ＳまたはＮＭ（Ｊ Ｓの少なくとも一方との間にレベル
シフト回路を挿入し、インバーターの出力電子からレベ
ルシフト節点へ適当なポジティブフィードバックをかけ
ることによって入力信号レベルが片寄っていた夛、振幅
が十分でない場合でも接続が容易でまた消費電力も少な
く、動作速度の速い回路を得ることができ、また必要に
応じてシュミットトリガ−回路としての機能を持たせる
ことができる。
以上の説明においては入力信号か（ｊＮＩＪ側に片寄っ
た場合について、入力端子と）’ＮＯ８のゲートとの間
にレベルシフト回路を挿入した例を用いたが、逆に入力
信号がＶＩＪＤ＠に片をった場合には入力端子とｐｏａ
ｕｓのゲートとの間にレベルシフト回路を挿入すること
によって同様の効果が得られる。また入力信号がＵへＤ
とＶＬ）Ｄの中間にあるときはＮＭ（Ｊ８＠と１Ｍ０８
側の両方にレベルシフト回路を挿入することによって同
様の効果が得られる。
た場合について、入力端子と）’ＮＯ８のゲートとの間
にレベルシフト回路を挿入した例を用いたが、逆に入力
信号がＶＩＪＤ＠に片をった場合には入力端子とｐｏａ
ｕｓのゲートとの間にレベルシフト回路を挿入すること
によって同様の効果が得られる。また入力信号がＵへＤ
とＶＬ）Ｄの中間にあるときはＮＭ（Ｊ８＠と１Ｍ０８
側の両方にレベルシフト回路を挿入することによって同
様の効果が得られる。
【図面の簡単な説明】
Ｗ４１図は従来のＣＭ０８インバーターにポジティブフ
ィードバックによるプルアップ素子を加えた回路を示す
図、第２図、第３図は本発明の実施例の回路図を示す図
である。 ＱＩＰ・・・・・・Ｐ Ｍ２Ｓ ＦＥＴ、 ＱＩＮ・・
・・・・Ｎ Ｍ（ＪＳｌ’ＥＴ ０ 茎ｌ 防 ！２ｅｉ 蒸３ 間
ィードバックによるプルアップ素子を加えた回路を示す
図、第２図、第３図は本発明の実施例の回路図を示す図
である。 ＱＩＰ・・・・・・Ｐ Ｍ２Ｓ ＦＥＴ、 ＱＩＮ・・
・・・・Ｎ Ｍ（ＪＳｌ’ＥＴ ０ 茎ｌ 防 ！２ｅｉ 蒸３ 間
Claims (1)
- Ｐチャンネルトランジスタとへチャンネルトランジスタ
の各ゲートに共通の入力信号を与え、各ドレインを共通
接続して出力端子とするインノ（−ター回路において、
入力端子と上＾ピＰ ｔ ７ｔＦｉΔチヤンネルトラン
ジスタのゲートの少なくとも一方との間にレベルシフト
回路を挿入し、かつ該Ｐまたはへチャンネルトランジス
タのゲートとソース間に、ゲートをインバーター回路の
出力端子に接続され先筒極性のトランジスタを接続した
ことｔ％黴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027101A JPS58145232A (ja) | 1982-02-22 | 1982-02-22 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027101A JPS58145232A (ja) | 1982-02-22 | 1982-02-22 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145232A true JPS58145232A (ja) | 1983-08-30 |
Family
ID=12211689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027101A Pending JPS58145232A (ja) | 1982-02-22 | 1982-02-22 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066207A (ja) * | 1992-03-09 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | 金属半導体電界効果トランジスタ論理回路 |
| KR100420455B1 (ko) * | 2000-02-24 | 2004-03-02 | 히다치디바이스 엔지니어링가부시키가이샤 | 레벨 변환 회로 및 이를 사용한 액정 표시 장치 |
| WO2008093487A1 (ja) * | 2007-01-30 | 2008-08-07 | Sanyo Electric Co., Ltd. | インバータ回路 |
-
1982
- 1982-02-22 JP JP57027101A patent/JPS58145232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066207A (ja) * | 1992-03-09 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | 金属半導体電界効果トランジスタ論理回路 |
| KR100420455B1 (ko) * | 2000-02-24 | 2004-03-02 | 히다치디바이스 엔지니어링가부시키가이샤 | 레벨 변환 회로 및 이를 사용한 액정 표시 장치 |
| WO2008093487A1 (ja) * | 2007-01-30 | 2008-08-07 | Sanyo Electric Co., Ltd. | インバータ回路 |
| US7961013B2 (en) | 2007-01-30 | 2011-06-14 | Sanyo Electric Co., Ltd. | Inverter circuit |
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