JPS58146134A - 論理回路用入力回路 - Google Patents
論理回路用入力回路Info
- Publication number
- JPS58146134A JPS58146134A JP57030791A JP3079182A JPS58146134A JP S58146134 A JPS58146134 A JP S58146134A JP 57030791 A JP57030791 A JP 57030791A JP 3079182 A JP3079182 A JP 3079182A JP S58146134 A JPS58146134 A JP S58146134A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- transistor
- output
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路用入力回路の改良に関するものであ
る。以下エミッタ結合論理回路（ＥｍｉｔｔｅｒＣｏｕ
ｐｌｅｄ Ｌｏｇｉｃ ）以下ｒ ＥＣＬ Ｊと略称す
る。）の入力回路を例に挙げて説明する・ 第１図は従来の入力回路を有するＥＣＬを示す回路図で
、破線で囲まれたゲートＧはトランジスタのエミッタを
共通接続して構成される周知のＥＣＬで、トランジスタ
Ｑ３．Ｑ４およびＱ５の工ξツタｄ！共通に接続され定
電流源Ｉ８を介してエミッタ側電源ｖＩＣＩＣへ接続さ
れている。トランジスタＱ３およびＱ４のコレクタは共
通に接続され抵抗Ｒ０を介してコレクタ側電源Ｖ。Ｃへ
接続されている。トランジスタＱ５のコレクタは直接コ
レクタ側電源Ｖ。。へ接続されている。トランジスタＱ
６および定電流源■８，３はエミッタホロワ回路を構成
しイヤ≠≠按コレクタ側電源−とエミッタ側電源ｖ８８
との間に接続されており、ベース入力はトランジスタＱ
３およびＱ４の共通コレクタに接続され、エミッタ出力
はこのＥＣＬゲートＧの出力を構成する。トランジスタ
Ｑ３およびＱ４のベースにはそれぞれこのＥＣＬゲー）
Ｇの第１の入力Ｎ１および第２の入力Ｎ２が接続され、
トランジスタＱ５のベースには基準電圧ｖｒｅｆが供給
される。
る。以下エミッタ結合論理回路（ＥｍｉｔｔｅｒＣｏｕ
ｐｌｅｄ Ｌｏｇｉｃ ）以下ｒ ＥＣＬ Ｊと略称す
る。）の入力回路を例に挙げて説明する・ 第１図は従来の入力回路を有するＥＣＬを示す回路図で
、破線で囲まれたゲートＧはトランジスタのエミッタを
共通接続して構成される周知のＥＣＬで、トランジスタ
Ｑ３．Ｑ４およびＱ５の工ξツタｄ！共通に接続され定
電流源Ｉ８を介してエミッタ側電源ｖＩＣＩＣへ接続さ
れている。トランジスタＱ３およびＱ４のコレクタは共
通に接続され抵抗Ｒ０を介してコレクタ側電源Ｖ。Ｃへ
接続されている。トランジスタＱ５のコレクタは直接コ
レクタ側電源Ｖ。。へ接続されている。トランジスタＱ
６および定電流源■８，３はエミッタホロワ回路を構成
しイヤ≠≠按コレクタ側電源−とエミッタ側電源ｖ８８
との間に接続されており、ベース入力はトランジスタＱ
３およびＱ４の共通コレクタに接続され、エミッタ出力
はこのＥＣＬゲートＧの出力を構成する。トランジスタ
Ｑ３およびＱ４のベースにはそれぞれこのＥＣＬゲー）
Ｇの第１の入力Ｎ１および第２の入力Ｎ２が接続され、
トランジスタＱ５のベースには基準電圧ｖｒｅｆが供給
される。
入力回路はトランジスタＱ１と定電流源１．ｃ、□とか
らなるエミッタホロワと、トランジスタＱ２と定電流源
ＩＫＦ２とからなるエミッタホロワとからなシ、これら
の出力はそれぞれＥＣＬゲートＧの第１０入力Ｎ工およ
び第２の入力Ｎ２を供給する。入力回路の入力端子ＩＮ
よおよびＩＮ２は勿論それぞれトランジスタＱ１および
Ｑ２のベースへ接続されているつＥＣＬゲートＧの動作
は周知であるので説明を省略して、次に入力回路の動作
について説明する。入力回路は、最も簡単なエミッタホ
ロワ回路で構成されているので、入力端子ＩＮ１および
ＩＮ２に印加された電圧はそれぞれトランジスタＱｌ
＋ Ｑ２のベースエミッタ順方向電圧ＶＢＩ＋だけ下が
った電圧となってＥＣＬゲートＧの入力Ｎ０およびＮ２
に印加される。通常入力端子■Ｎ１またはｌ−に印加さ
れる電圧は、ＥＣＬゲー）Ｇの入力Ｎ１ｔたはＮ２に現
われる電圧がＥＣＬゲートＧの基準電圧ｖ１゜ｆを中心
に高く、もしくは低くなるように、高レベル入力電圧Ｖ
ＩＨと低レベル入力電圧ｖ１Ｌとが選ばれる。
らなるエミッタホロワと、トランジスタＱ２と定電流源
ＩＫＦ２とからなるエミッタホロワとからなシ、これら
の出力はそれぞれＥＣＬゲートＧの第１０入力Ｎ工およ
び第２の入力Ｎ２を供給する。入力回路の入力端子ＩＮ
よおよびＩＮ２は勿論それぞれトランジスタＱ１および
Ｑ２のベースへ接続されているつＥＣＬゲートＧの動作
は周知であるので説明を省略して、次に入力回路の動作
について説明する。入力回路は、最も簡単なエミッタホ
ロワ回路で構成されているので、入力端子ＩＮ１および
ＩＮ２に印加された電圧はそれぞれトランジスタＱｌ
＋ Ｑ２のベースエミッタ順方向電圧ＶＢＩ＋だけ下が
った電圧となってＥＣＬゲートＧの入力Ｎ０およびＮ２
に印加される。通常入力端子■Ｎ１またはｌ−に印加さ
れる電圧は、ＥＣＬゲー）Ｇの入力Ｎ１ｔたはＮ２に現
われる電圧がＥＣＬゲートＧの基準電圧ｖ１゜ｆを中心
に高く、もしくは低くなるように、高レベル入力電圧Ｖ
ＩＨと低レベル入力電圧ｖ１Ｌとが選ばれる。
従来のＥＣＬゲートの入力回路は以上のようにＥＣＬゲ
ートＧの入力端子へ単にエミッタホロワ回路が接続され
ているだけであったので、入力の振幅がそのままレベル
・シフトされてＥＣＬゲートＧへ印加される。このため
に、大振幅の入力が印加された場合には、ＥＣＬゲート
Ｇの入力端子Ｎ１またはＮ２での寄生容量の充放電時間
が入力振幅によって変化し、信号遅延時間が影響を受け
るという欠点があった。
ートＧの入力端子へ単にエミッタホロワ回路が接続され
ているだけであったので、入力の振幅がそのままレベル
・シフトされてＥＣＬゲートＧへ印加される。このため
に、大振幅の入力が印加された場合には、ＥＣＬゲート
Ｇの入力端子Ｎ１またはＮ２での寄生容量の充放電時間
が入力振幅によって変化し、信号遅延時間が影響を受け
るという欠点があった。
本発明は上記のように、入力振幅によって入力回路の遅
延時間が影響を受けるという欠点を軽減するために入力
回路の出力すなわちＥＣＬゲートの入力端子の論理振幅
を外部から入力される振幅よシも小さくした入力回路を
提供することを目的としている。
延時間が影響を受けるという欠点を軽減するために入力
回路の出力すなわちＥＣＬゲートの入力端子の論理振幅
を外部から入力される振幅よシも小さくした入力回路を
提供することを目的としている。
第２図はこの発明の一実施例を示す回路図で、入力回路
のトランジスタＱ１およびＱ２のエミッタとコレクタ側
電源Ｖ。０との間にそれぞれ抵抗−およびＲ２を挿入し
た以外は第１図の従来回路と全く同一である。従ってＥ
ＣＬゲートＧの内部は省略して論理記号のみで示した。
のトランジスタＱ１およびＱ２のエミッタとコレクタ側
電源Ｖ。０との間にそれぞれ抵抗−およびＲ２を挿入し
た以外は第１図の従来回路と全く同一である。従ってＥ
ＣＬゲートＧの内部は省略して論理記号のみで示した。
次に、この実施例の動作について説明するが、入力端子
ＩＮ□とＩＮ２とは同じ回路構成なので以下入力端子Ｉ
Ｎ１についてのみ説明する。この実施例の入力回路は、
第１図に示した従来のエミッタ・ホロワではなく、入力
回路がスイッチング回路を構成していて、入力トランジ
スタがスイッチングを行う、いま、入力端子ＩＮ□がオ
ープンの状態を考えると、入力トランジスタＱ０はその
ベースがオーブンであるからオフ状態になる。従って、
入力回路の出力Ｎ１の電圧ｖｏ（Ｎｌ） はＥＣＬゲ
ートＧに流入する電流を無視すれば、抵抗Ｒ１と定電流
源１１、とで決まり、電圧Ｖ□を基準とすると、ｖＯ（
Ｎｌ） ” Ｉｇｙ１’Ｒ１−−＝・・・・・・・・・
＝ （１）となりこれ以下には低下しない。そして、こ
の出力Ｎ１には、入力トランジスタＱ□のエミッタが共
通接続されているので、入力トランジスタＱ１は上記電
圧■。（Ｎ１）からベース・エミッタ間順方向電圧ｖＢ
Ｅ分だけ高いベース電圧以下ではオフ状態にある。
ＩＮ□とＩＮ２とは同じ回路構成なので以下入力端子Ｉ
Ｎ１についてのみ説明する。この実施例の入力回路は、
第１図に示した従来のエミッタ・ホロワではなく、入力
回路がスイッチング回路を構成していて、入力トランジ
スタがスイッチングを行う、いま、入力端子ＩＮ□がオ
ープンの状態を考えると、入力トランジスタＱ０はその
ベースがオーブンであるからオフ状態になる。従って、
入力回路の出力Ｎ１の電圧ｖｏ（Ｎｌ） はＥＣＬゲ
ートＧに流入する電流を無視すれば、抵抗Ｒ１と定電流
源１１、とで決まり、電圧Ｖ□を基準とすると、ｖＯ（
Ｎｌ） ” Ｉｇｙ１’Ｒ１−−＝・・・・・・・・・
＝ （１）となりこれ以下には低下しない。そして、こ
の出力Ｎ１には、入力トランジスタＱ□のエミッタが共
通接続されているので、入力トランジスタＱ１は上記電
圧■。（Ｎ１）からベース・エミッタ間順方向電圧ｖＢ
Ｅ分だけ高いベース電圧以下ではオフ状態にある。
つまり、入力端子ＩＮ、の電圧■（ＩＮＩ）（入、Ｎ１
）−一では入力トランジスタＱ□はオフ状態にある。ま
た、ｖ（ＩＮＩ） ＞ ’ｏ（Ｎｌ） ＋ ”Ｂｌ！で
は１ トラ′ジ３りＱｌはオンとなり、定電流源工、、
１ の電流がトランジスタＱ工と抵抗Ｒ□とに分流す
るが、トランジスタＱ１がオンとなれば、従来の回路と
同じようにエミッタ・ホロワとして動作をする０以上説
明したようにこの実施例では、抵抗Ｒ□と定電流源１８
ｐ□で決まる電圧が出力Ｎ０の最低電圧となり、入力端
子ＩＮ１の電圧がいくら下がってもトランジスタＱ□が
オフするだけで電圧Ｖ でクランプされる。従って、
出０（Ｎｌ） 力Ｎ０の振幅は、入力端子ＩＮ□での振幅よりも小さく
なり、出力Ｎ工における寄生容量の充放電時間が小さく
なる。
）−一では入力トランジスタＱ□はオフ状態にある。ま
た、ｖ（ＩＮＩ） ＞ ’ｏ（Ｎｌ） ＋ ”Ｂｌ！で
は１ トラ′ジ３りＱｌはオンとなり、定電流源工、、
１ の電流がトランジスタＱ工と抵抗Ｒ□とに分流す
るが、トランジスタＱ１がオンとなれば、従来の回路と
同じようにエミッタ・ホロワとして動作をする０以上説
明したようにこの実施例では、抵抗Ｒ□と定電流源１８
ｐ□で決まる電圧が出力Ｎ０の最低電圧となり、入力端
子ＩＮ１の電圧がいくら下がってもトランジスタＱ□が
オフするだけで電圧Ｖ でクランプされる。従って、
出０（Ｎｌ） 力Ｎ０の振幅は、入力端子ＩＮ□での振幅よりも小さく
なり、出力Ｎ工における寄生容量の充放電時間が小さく
なる。
なお、上記説明はＥＣＬゲートの入力回路として用いた
場合を示したが他の形式の論理回路の入力回路として、
この発明は広く利用できる。
場合を示したが他の形式の論理回路の入力回路として、
この発明は広く利用できる。
以上のように本発明では、入力回路に低レベル制限用の
抵抗を付加したことにより、例えば、電源電圧と同じた
け入力振幅があっても入力回路の出力は低レベルが制限
されるため出力振幅が入力に比例しないため出力端での
寄生容量による充放電時間が抑えられる。従って、信号
遅延時間が入力信号振幅によって受ける影響を軽減でき
る・また、使用しない入力には通常、誤動作を防ぐため
にプルダウン抵抗を入れるが、本発明では入力がオープ
ンでも出力が低レベルになるため、プルダウン抵抗も不
用である。
抵抗を付加したことにより、例えば、電源電圧と同じた
け入力振幅があっても入力回路の出力は低レベルが制限
されるため出力振幅が入力に比例しないため出力端での
寄生容量による充放電時間が抑えられる。従って、信号
遅延時間が入力信号振幅によって受ける影響を軽減でき
る・また、使用しない入力には通常、誤動作を防ぐため
にプルダウン抵抗を入れるが、本発明では入力がオープ
ンでも出力が低レベルになるため、プルダウン抵抗も不
用である。
第１図は従来の入力回路を有するＥＣＬを示す回路図、
第２図はこの発明の一実施例を示す回路図である。 図において、ＧはＥＣＬゲート（論理回路）、ｖｃｃは
第１の電源、ｖｇｓｃは第２の電源、ＩＮ、 、 ＩＮ
２は入力端子、Ｑｌ、 Ｑ、Ｕ ）ランジスタ、ＩｇＦ
ｌ １ ＩＲＦ２は定電流源、Ｒ□、Ｒ２は抵抗であ
る。 なお、図中同一符号は同一または相当部分を示す・ 代理人 葛野信−（外１名） 第１図 第２図 ＥＥ
第２図はこの発明の一実施例を示す回路図である。 図において、ＧはＥＣＬゲート（論理回路）、ｖｃｃは
第１の電源、ｖｇｓｃは第２の電源、ＩＮ、 、 ＩＮ
２は入力端子、Ｑｌ、 Ｑ、Ｕ ）ランジスタ、ＩｇＦ
ｌ １ ＩＲＦ２は定電流源、Ｒ□、Ｒ２は抵抗であ
る。 なお、図中同一符号は同一または相当部分を示す・ 代理人 葛野信−（外１名） 第１図 第２図 ＥＥ
Claims (1)
- （１） コレクタが第１の電源に、ベースが入力端子
に、エミッタが論理回路への出力端子にそれぞれ接続さ
れたトランジスタと、一方の端子が上記トランジスタの
エミッタに、他方の端子が第２の電源にそれぞれ接続さ
れた定電流源と、一方の端子が上記トランジスタのエミ
ッタに、他方の端子が上記第１の電源にそれぞれ接続さ
れた抵抗とを備えたことを特徴とする論理回路用入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030791A JPS58146134A (ja) | 1982-02-25 | 1982-02-25 | 論理回路用入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030791A JPS58146134A (ja) | 1982-02-25 | 1982-02-25 | 論理回路用入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146134A true JPS58146134A (ja) | 1983-08-31 |
Family
ID=12313493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030791A Pending JPS58146134A (ja) | 1982-02-25 | 1982-02-25 | 論理回路用入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146134A (ja) |
-
1982
- 1982-02-25 JP JP57030791A patent/JPS58146134A/ja active Pending
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