JPS58147878A - Ｒａｍクリア回路 - Google Patents
Ｒａｍクリア回路Info
- Publication number
- JPS58147878A JPS58147878A JP2897282A JP2897282A JPS58147878A JP S58147878 A JPS58147878 A JP S58147878A JP 2897282 A JP2897282 A JP 2897282A JP 2897282 A JP2897282 A JP 2897282A JP S58147878 A JPS58147878 A JP S58147878A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- ram
- supplies
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 241000272168 Laridae Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＲＡＭＩＣ（ランダムアクセスメモリＩＣ）
を利用したメモリ回路のＲＡＭクリア回路に関するもの
である。
を利用したメモリ回路のＲＡＭクリア回路に関するもの
である。
（背景技術）
従来のＲＡＭＩＣを用いたメモリ回路を第１図に示す。
第１図において１はトライステートゲート、２はデート
セレクタ、３はＲＡＭＩＣ，４はタイマ回路、５は出力
禁止回路の如く構成されており、ＲＡＭＷＲＩＴＥ信号
が無い場合回路１の出力は禁止され、回路２の出力はＲ
ＥＡＤアドレスが出力され、回路３に供給されている。
セレクタ、３はＲＡＭＩＣ，４はタイマ回路、５は出力
禁止回路の如く構成されており、ＲＡＭＷＲＩＴＥ信号
が無い場合回路１の出力は禁止され、回路２の出力はＲ
ＥＡＤアドレスが出力され、回路３に供給されている。
ＲＡＭＷＲＩＴＥ 信号が入れば回路ｌの出力はＷＲＩ
ＴＥＤＡＴＡが出力され、回路２の出力はＷＲＩＴＥア
ドレスが出力され、回路３のライトイネーブル（ＷＥ）
端子に信号が供給され、ＲＡＭＩＣの内容が誉き換えら
れる。
ＴＥＤＡＴＡが出力され、回路２の出力はＷＲＩＴＥア
ドレスが出力され、回路３のライトイネーブル（ＷＥ）
端子に信号が供給され、ＲＡＭＩＣの内容が誉き換えら
れる。
リセット信号が入った場合回路４に入力され、回路４は
禁止信号（第３図）を回路５に供給し、回路５はＩ（Ｅ
ＡＤ ＤＡＴＡを禁止し「０」データにする。
禁止信号（第３図）を回路５に供給し、回路５はＩ（Ｅ
ＡＤ ＤＡＴＡを禁止し「０」データにする。
回路４の禁止信号は、使用ＲＡＭアドレス分のＲＡＭＷ
ＲＩＴＥ信号が入る時間まで出力され、禁止信号がなく
なった時に正規のＲＥＡＤＤＡＴＡが回路５より出力さ
れる。以上の如（動作する。
ＲＩＴＥ信号が入る時間まで出力され、禁止信号がなく
なった時に正規のＲＥＡＤＤＡＴＡが回路５より出力さ
れる。以上の如（動作する。
従って、出力禁止回路があるために、正規のデータが出
力されるまで時間がかかり、禁止信号時間を設定する回
路５が必要になる欠点があった。
力されるまで時間がかかり、禁止信号時間を設定する回
路５が必要になる欠点があった。
（発明の課題）
本発明は従来の技術の上記欠点を改善することを目的と
し、その特徴は、ランダムアクセスメモＩＪ（ＲＡＭ）
と、ＲＡＭに簀込みデータを供給する第１のデータセレ
クタと、ＲＡＭに書込みアドレス又は読出しアドレスを
供給する第２のデータセレクタと、ＦｔＡＭの内容をク
リアするリセット信号端子とを有し、リセット信号によ
りＲＡＭをクリアするＲＡＭクリア回路において、リセ
ット信号によりオンとなるクリップフロップＣＤと、リ
セット信号により初期状態にリセットされると共にクロ
ックパルスの計数を行なうカウンタ鴎とを有し、前記フ
リップフロップ（２Ｉ）がオンの時にカウンタ（３０）
の出力を第２のデータセレクタを介してアドレス情報と
してＲＡＭに与えると共に情報１０」に相当する信号を
第１のデータセレクタを介して書込み情報としてＲ，Ａ
Ｍに与え、前記カウンタ（７）が所定の値まで計数した
とき前記フリップ７０ツブＣＤをオフとするごときＲＡ
Ｍクリア回路にある。
し、その特徴は、ランダムアクセスメモＩＪ（ＲＡＭ）
と、ＲＡＭに簀込みデータを供給する第１のデータセレ
クタと、ＲＡＭに書込みアドレス又は読出しアドレスを
供給する第２のデータセレクタと、ＦｔＡＭの内容をク
リアするリセット信号端子とを有し、リセット信号によ
りＲＡＭをクリアするＲＡＭクリア回路において、リセ
ット信号によりオンとなるクリップフロップＣＤと、リ
セット信号により初期状態にリセットされると共にクロ
ックパルスの計数を行なうカウンタ鴎とを有し、前記フ
リップフロップ（２Ｉ）がオンの時にカウンタ（３０）
の出力を第２のデータセレクタを介してアドレス情報と
してＲＡＭに与えると共に情報１０」に相当する信号を
第１のデータセレクタを介して書込み情報としてＲ，Ａ
Ｍに与え、前記カウンタ（７）が所定の値まで計数した
とき前記フリップ７０ツブＣＤをオフとするごときＲＡ
Ｍクリア回路にある。
（発明の構成および作用）
第２図は本発明の第１の実施例であって、２１はＪ−Ｋ
ＦＬＩＰ−ＦＬＯＰ でＪ 端子とＲｉ子をＯＶＫ接続
し、２２はＡＮＤゲート、るはトライステートセレクタ
、２４はデータセレクタ、５はＮＯＲゲート、２６はデ
ータセレクタ、ｎはＲＡＭＩＣ，２８はＡＮＤゲート、
２９はＮＯＲゲート、加はバイナリ−カウンタ、３１は
デコーダである。
ＦＬＩＰ−ＦＬＯＰ でＪ 端子とＲｉ子をＯＶＫ接続
し、２２はＡＮＤゲート、るはトライステートセレクタ
、２４はデータセレクタ、５はＮＯＲゲート、２６はデ
ータセレクタ、ｎはＲＡＭＩＣ，２８はＡＮＤゲート、
２９はＮＯＲゲート、加はバイナリ−カウンタ、３１は
デコーダである。
これを動作するにはＷＲＩＴＥ ＤＡＴＡ信号、ＲＥＡ
Ｄアドレス信号、ＷＲＩＴＥＲＡＭアドレス信号Ｍ Ｗ
ＲＩ ＴＥ倍信号リセット信号（パルス信号）、クロッ
ク信号（繰返し信号）が必要である。リセット信号がな
く、ＲＡＭＷＲＩＴＥ信号がない場合１、フリップフロ
ップ２１はセットされず、アンド回路２２に「１」を供
給し、回路２２はＲＡＭ ＷＦｔＩ ＴＥ倍信号ないの
で回路器、２４に「０」を供給し、回路５は回路２１
、２２より「０」を供給され、回路２６に「１」を供給
する。回路おからＷＩ−ｔＩＴＥＤＡＴＡを回路２７に
供給し、回路２４がらカウントデータを回路２６に供給
されるが、回路がはＲＥＡＤアドレスを回路２７に供給
する。回路器は回路２１がセントされないので、「０」
を回路２９に供給し、回路２９は回路２２からも「０」
が供給され、回路２７のＷＥ端子（ライトイネーブル端
子）に１１」を供給し、回路２７は回路２６からの信号
に基づき、１（ＥＡＤ ＤＡＴＡを出力する。
Ｄアドレス信号、ＷＲＩＴＥＲＡＭアドレス信号Ｍ Ｗ
ＲＩ ＴＥ倍信号リセット信号（パルス信号）、クロッ
ク信号（繰返し信号）が必要である。リセット信号がな
く、ＲＡＭＷＲＩＴＥ信号がない場合１、フリップフロ
ップ２１はセットされず、アンド回路２２に「１」を供
給し、回路２２はＲＡＭ ＷＦｔＩ ＴＥ倍信号ないの
で回路器、２４に「０」を供給し、回路５は回路２１
、２２より「０」を供給され、回路２６に「１」を供給
する。回路おからＷＩ−ｔＩＴＥＤＡＴＡを回路２７に
供給し、回路２４がらカウントデータを回路２６に供給
されるが、回路がはＲＥＡＤアドレスを回路２７に供給
する。回路器は回路２１がセントされないので、「０」
を回路２９に供給し、回路２９は回路２２からも「０」
が供給され、回路２７のＷＥ端子（ライトイネーブル端
子）に１１」を供給し、回路２７は回路２６からの信号
に基づき、１（ＥＡＤ ＤＡＴＡを出力する。
リセット信号がなく、ＲＡＭＷＲＩＴＥ信号（第４図ｂ
）がある場合、回路２２より回路る。 ２４ 、２５
、２９にＲＡＬｉＷＲＩＴＥ信号が供給され、回路ｎよ
りＷＲＩＴＥＤＡＴＡ信号を回路２７に供給、回路２４
より回路２６にＷＲＩ’ｌ”ｈｉアドレス信号を供給し
、回路２６はこの信号を回路２７に供給し、回路２７は
回路器の出力に基づき、ＷＲＩＴＥＲＡＭアドレス分Ｒ
，ＩＴＥＤＡＴＡ信号に置き換えられてゆ（。
）がある場合、回路２２より回路る。 ２４ 、２５
、２９にＲＡＬｉＷＲＩＴＥ信号が供給され、回路ｎよ
りＷＲＩＴＥＤＡＴＡ信号を回路２７に供給、回路２４
より回路２６にＷＲＩ’ｌ”ｈｉアドレス信号を供給し
、回路２６はこの信号を回路２７に供給し、回路２７は
回路器の出力に基づき、ＷＲＩＴＥＲＡＭアドレス分Ｒ
，ＩＴＥＤＡＴＡ信号に置き換えられてゆ（。
リセット信号（第４図ａ）が入った場合、回路器をリセ
ットし、回路２１がセットされ、回路２２の出力を「０
」にし；回路２３ 、２４ 、２５ 、２９に信号が供
給され、回路ｎは０■信号を回路２７に供給し、回路２
４はカウントデータな回路２６に供給する。回路５は回
路２１のＱ端子より信号（第４図Ｃ）を供給され、出力
が「０」となり、回路２６へ供給し、回路２６は回路２
７ヘカウントデータな供給する。回路２１のＱ端子より
信号は回路あにも供給され、回路あはクロック信号（第
４図ｄ）を回路器へ供給し、回路２９はこの信号を反転
し、回路２７のＷＥ（ライトイネーブル端子）に供給す
る。回路２７はＷＥに入力される信号に基づいて、カウ
ントデータに従い０データに書き換えられていく。クロ
ック信号は回路３０へも供給され、回路器はカウントア
ツプし、その出力を回路器と回路３１に供給する。回路
３１は最終ＲＡＭアドレスになった時、信号（第４図ｅ
）を回路２１のに端子に供給し、クロック信′号に同期
して回路２１のＱ端子の信号がリセットされＲＡＭのク
リア動作が終了する。
ットし、回路２１がセットされ、回路２２の出力を「０
」にし；回路２３ 、２４ 、２５ 、２９に信号が供
給され、回路ｎは０■信号を回路２７に供給し、回路２
４はカウントデータな回路２６に供給する。回路５は回
路２１のＱ端子より信号（第４図Ｃ）を供給され、出力
が「０」となり、回路２６へ供給し、回路２６は回路２
７ヘカウントデータな供給する。回路２１のＱ端子より
信号は回路あにも供給され、回路あはクロック信号（第
４図ｄ）を回路器へ供給し、回路２９はこの信号を反転
し、回路２７のＷＥ（ライトイネーブル端子）に供給す
る。回路２７はＷＥに入力される信号に基づいて、カウ
ントデータに従い０データに書き換えられていく。クロ
ック信号は回路３０へも供給され、回路器はカウントア
ツプし、その出力を回路器と回路３１に供給する。回路
３１は最終ＲＡＭアドレスになった時、信号（第４図ｅ
）を回路２１のに端子に供給し、クロック信′号に同期
して回路２１のＱ端子の信号がリセットされＲＡＭのク
リア動作が終了する。
（発明の効果）
以上説明したように第１の実施例では、ＲＡＭＷＲＩＴ
Ｅ信号を使用しないで直接ＦｔＡＭに０データを曹き込
むのであるから正規のデータになるまで出力をｌ−ＯＪ
にする出力禁止回路が不要であり、ＲＡＭＷＲＩＴＥ
信号により全データが曹き換えられるまで正規のデー
タが出力されないという時間が非常に短縮され、又出力
禁止回路がなくなるため、出力禁止を解除する時間の設
定も不要になる利点がある。
Ｅ信号を使用しないで直接ＦｔＡＭに０データを曹き込
むのであるから正規のデータになるまで出力をｌ−ＯＪ
にする出力禁止回路が不要であり、ＲＡＭＷＲＩＴＥ
信号により全データが曹き換えられるまで正規のデー
タが出力されないという時間が非常に短縮され、又出力
禁止回路がなくなるため、出力禁止を解除する時間の設
定も不要になる利点がある。
第１図は従来のＲＡＭクリア回路の回路図、第２図は本
発明の一実施例の回路図、第３図は第１図の回路の動作
タイムチャート、第４図は第２図の回路の動作タイムチ
ャートである。 ２１ ・・・ Ｊ −Ｋ ＦＬＩＰ−ＦＬＯＰ。 ｎ・・・ＡＮＤゲート、 乙・・・トライステートデータセレクタ、２４・・・デ
ータセレクタ、 ５・・・ＮＯＲゲート、 ２６・・・データセレクタ、 ２７・・・ＲＡＭ ＩＣ。 あ・・・ＡＮＤゲート、 四・・・ＮＯＲゲート、 Ｉ・・・バイナリ−カウンタ、 ３】・・・デコーダ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
発明の一実施例の回路図、第３図は第１図の回路の動作
タイムチャート、第４図は第２図の回路の動作タイムチ
ャートである。 ２１ ・・・ Ｊ −Ｋ ＦＬＩＰ−ＦＬＯＰ。 ｎ・・・ＡＮＤゲート、 乙・・・トライステートデータセレクタ、２４・・・デ
ータセレクタ、 ５・・・ＮＯＲゲート、 ２６・・・データセレクタ、 ２７・・・ＲＡＭ ＩＣ。 あ・・・ＡＮＤゲート、 四・・・ＮＯＲゲート、 Ｉ・・・バイナリ−カウンタ、 ３】・・・デコーダ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- ランダムアクセスメモリ（ＲＡＭ）と、ＲＡＭに誉込み
データを供給する第１のデータセレクタと、ＲＡＭに誉
込みアドレス又は読出しアドレスを供給する第２のデー
タセレクタと、ＲＡＭの内容をクリアするリセット信号
端子とを有し、リセット信号によりＲＡＭをクリアする
ＲＡＭクリア回路において、リセット信号によりオンと
なる７リノブフロツプＣ２υと、リセット信号により初
期状態にリセットされると共にクロックパルスの計数を
行なうカウンタ圓とを有し、前記フリップフロップ０υ
がオンの時にカウンタ叩の出力を第２のデータセレクタ
を介してアドレス情報としてＲＡ−Ｍに与えると共に情
報１０Ｊに相当する信号を第１のデータセレクタを介し
て書込み情報としてＲＡＭに与え、前記カウンタ即が所
定の値まで計数したとき前記フリップフロップＱυをオ
フとすることを特徴とする）ＬＡＮクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2897282A JPS58147878A (ja) | 1982-02-26 | 1982-02-26 | Ｒａｍクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2897282A JPS58147878A (ja) | 1982-02-26 | 1982-02-26 | Ｒａｍクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147878A true JPS58147878A (ja) | 1983-09-02 |
Family
ID=12263328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2897282A Pending JPS58147878A (ja) | 1982-02-26 | 1982-02-26 | Ｒａｍクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147878A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065140A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5327334A (en) * | 1976-08-25 | 1978-03-14 | Sharp Corp | Memory clear system |
| JPS5368928A (en) * | 1976-12-01 | 1978-06-19 | Toshiba Corp | Data clear system |
-
1982
- 1982-02-26 JP JP2897282A patent/JPS58147878A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065140A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5327334A (en) * | 1976-08-25 | 1978-03-14 | Sharp Corp | Memory clear system |
| JPS5368928A (en) * | 1976-12-01 | 1978-06-19 | Toshiba Corp | Data clear system |
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