JPS58150331A - デジタル位相／周波数制御回路 - Google Patents
デジタル位相／周波数制御回路Info
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- JPS58150331A JPS58150331A JP57214753A JP21475382A JPS58150331A JP S58150331 A JPS58150331 A JP S58150331A JP 57214753 A JP57214753 A JP 57214753A JP 21475382 A JP21475382 A JP 21475382A JP S58150331 A JPS58150331 A JP S58150331A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタル位相／周波数制御回路に関するもの
でめり、特にバラクタ−ダイオードを具備し、位相弁別
器によって周波数が変化できる電圧制御発振器の信号が
発振器の周波数を選択する作用をするプリセット可能な
周波数分割器を通りて位相弁別器の第１の入力部に供給
され、基準発振器の信号が基準周波数分割器を通って位
相弁別器のＷ、２の入力部に供給され、位相弁別器は発
振器の周波数を上昇させるノ母ルスのための第１の出力
部と発振器の周波数を下降させるノヤルスのための第２
の出力部とを備えているデジタル位相／周波数制御回路
に関するものである。
でめり、特にバラクタ−ダイオードを具備し、位相弁別
器によって周波数が変化できる電圧制御発振器の信号が
発振器の周波数を選択する作用をするプリセット可能な
周波数分割器を通りて位相弁別器の第１の入力部に供給
され、基準発振器の信号が基準周波数分割器を通って位
相弁別器のＷ、２の入力部に供給され、位相弁別器は発
振器の周波数を上昇させるノ母ルスのための第１の出力
部と発振器の周波数を下降させるノヤルスのための第２
の出力部とを備えているデジタル位相／周波数制御回路
に関するものである。
この種の位相／周波数制御回Ｉ３紘例えば西ドイツ公開
特許公報ＤＩ２８５６２１１Ａ１号（＝ＥＰ１２８８９
Ａ１号）に記載されている。
特許公報ＤＩ２８５６２１１Ａ１号（＝ＥＰ１２８８９
Ａ１号）に記載されている。
このよ、うな位相／周波数制御回路はラジオおよびテレ
ビジ、ン受儂機の選局用に使用するのに適しておシ、ｒ
ｐＬＬ方式」或は「周波数合成方式」と呼ばれる。ラジ
オおよびテレビ受儂機に使用されるならと、電圧制御発
振器社通常少鬼くとも１個のバラクタ−ダイオード（可
変容量ダイオード）を有しておシ、それに制御電圧が加
えられてキヤ／＃シタンスが変化され、したがってダイ
オードの周波数が変化される。スー／臂−ヘテロゲイン
原理における動作においては電圧制御発振器はへテロゲ
イン発振器である。
ビジ、ン受儂機の選局用に使用するのに適しておシ、ｒ
ｐＬＬ方式」或は「周波数合成方式」と呼ばれる。ラジ
オおよびテレビ受儂機に使用されるならと、電圧制御発
振器社通常少鬼くとも１個のバラクタ−ダイオード（可
変容量ダイオード）を有しておシ、それに制御電圧が加
えられてキヤ／＃シタンスが変化され、したがってダイ
オードの周波数が変化される。スー／臂−ヘテロゲイン
原理における動作においては電圧制御発振器はへテロゲ
イン発振器である。
多くの場合、そのような装置は電子的捜索同調装置を設
けられており、それが充分な強度の信号を発見するまで
周波数帯を上方へ或は下方へ捜索する。しかし、特にそ
のような捜索モードにおいて、使用者がはるかに離れた
周波数帯のチャンネルに切換える時には、制御電圧がバ
ラクタ−ダイオードの破壊電圧領域に達する可能性があ
る。この領域においては前には高い直列抵抗を有してい
たバラクタ−ダイオードは急速に低抵抗素子となシ、し
喪がって発振を強く制動する丸め発振が停止する可能性
がある。しかしながら、また他方では制御電圧が非常に
小さくなって、バラクタ−ダイオードがその順方向バイ
アス領域に駆動てれることも生じ得る。
けられており、それが充分な強度の信号を発見するまで
周波数帯を上方へ或は下方へ捜索する。しかし、特にそ
のような捜索モードにおいて、使用者がはるかに離れた
周波数帯のチャンネルに切換える時には、制御電圧がバ
ラクタ−ダイオードの破壊電圧領域に達する可能性があ
る。この領域においては前には高い直列抵抗を有してい
たバラクタ−ダイオードは急速に低抵抗素子となシ、し
喪がって発振を強く制動する丸め発振が停止する可能性
がある。しかしながら、また他方では制御電圧が非常に
小さくなって、バラクタ−ダイオードがその順方向バイ
アス領域に駆動てれることも生じ得る。
その時にもまた発振器線強く制動されることにまる。
両者の場合に、位相／周波数制御回路はそれ自身でそれ
ぞれの不所望なモードから脱は出す方法を発見すること
はできない。
ぞれの不所望なモードから脱は出す方法を発見すること
はできない。
不発明は、このような問題点を解決す°るものでめる。
本発明の目的は前述の２つの不所望なモードが発生した
時にそれを確実に克服することのできる回路を提供する
ことでるる。
時にそれを確実に克服することのできる回路を提供する
ことでるる。
以下不発明を添附図面に示し九ブロック図を参照して実
施例により詳細に説明する。
施例により詳細に説明する。
実際の位相／周波数制御回路は基準発振器ＲＯと基準周
波数分割器ＢＴとを具備している。
波数分割器ＢＴとを具備している。
基準発振器船は高い周波数安定度が要求されるため通常
水晶発振器でＴｏり、基準周波数分割器ＲＴは基準発振
器ＲＯの出力を供給され、その出力はプリセットされた
除数により周波数の分割された信号を与える。基準周波
数分割器ＢＴの連続する状態の与えられた範囲がデコー
ダＤによりモニターてれる。すなわち、もしも正の論理
が使用されるならば、デコーダＤがモニターされるこれ
らの状態の何れかに到達した時に２進信号の２つのレベ
ルＨ，Ｌのうちよシ正でろるレベルＨｅデコーダＤが出
力する。位相／周波数制御回路はさらに電圧制御発振器
ｖＯを具備し、それは少なくとも１個のバラクタ−ダイ
オードを有し、それに制御入力部Ｅ、から制御電圧が与
えられ、ｖＯの出力信号はプリセット可能な周波数分割
器ＥＴの入力部に供給される。この周波数分割器の分割
数はその設電入力部Ｅ、に対応する信号を供給すること
によって設定することができる。
水晶発振器でＴｏり、基準周波数分割器ＲＴは基準発振
器ＲＯの出力を供給され、その出力はプリセットされた
除数により周波数の分割された信号を与える。基準周波
数分割器ＢＴの連続する状態の与えられた範囲がデコー
ダＤによりモニターてれる。すなわち、もしも正の論理
が使用されるならば、デコーダＤがモニターされるこれ
らの状態の何れかに到達した時に２進信号の２つのレベ
ルＨ，Ｌのうちよシ正でろるレベルＨｅデコーダＤが出
力する。位相／周波数制御回路はさらに電圧制御発振器
ｖＯを具備し、それは少なくとも１個のバラクタ−ダイ
オードを有し、それに制御入力部Ｅ、から制御電圧が与
えられ、ｖＯの出力信号はプリセット可能な周波数分割
器ＥＴの入力部に供給される。この周波数分割器の分割
数はその設電入力部Ｅ、に対応する信号を供給すること
によって設定することができる。
基準周波数分割器８〒の出力信号は位相弁別器Ｐの第１
の入力部Ｅ１に供給され、プリセット可能な周波数分割
器ＥＴの出力信号はこの位相弁別器Ｐの第２の入力部Ｅ
２に供給される。位相弁別器Ｐの第１の出力部Ａ１は電
圧制御発振器ｖＯの周波数を上昇させるためのノｌルス
を出力し、第２の出力部はこの発振器ＶＱの周波数を低
下させるためのノ４ルスを出力する。口、り状態におい
ては２つの出刃部１ 、Ａｊは単位時間当シ同じ数ノ１
４ ／Ｉ／スを出力する。これらのノ譬ルスは２つの電
電流源ＱＪ 、 Ｑ２を次のように制御する。す表わち
、平滑装置Ｇの出力が電圧制御発振器ｖＯの周波数を決
足する一定の直流電圧を与え、プリセット可能な周波数
分割器ＥＴに供給される設電信号が変化する場合には２
個の出力部Ａ１．Ａｊの一万が他方よシも単位時間当り
より多くのノ９ルスを出力することによって変化する直
流電圧を与える。
の入力部Ｅ１に供給され、プリセット可能な周波数分割
器ＥＴの出力信号はこの位相弁別器Ｐの第２の入力部Ｅ
２に供給される。位相弁別器Ｐの第１の出力部Ａ１は電
圧制御発振器ｖＯの周波数を上昇させるためのノｌルス
を出力し、第２の出力部はこの発振器ＶＱの周波数を低
下させるためのノ４ルスを出力する。口、り状態におい
ては２つの出刃部１ 、Ａｊは単位時間当シ同じ数ノ１
４ ／Ｉ／スを出力する。これらのノ譬ルスは２つの電
電流源ＱＪ 、 Ｑ２を次のように制御する。す表わち
、平滑装置Ｇの出力が電圧制御発振器ｖＯの周波数を決
足する一定の直流電圧を与え、プリセット可能な周波数
分割器ＥＴに供給される設電信号が変化する場合には２
個の出力部Ａ１．Ａｊの一万が他方よシも単位時間当り
より多くのノ９ルスを出力することによって変化する直
流電圧を与える。
本発明の目的を達成するために、選択可能な待ち時間後
に位相／周波数制御回路がもはやロック状態でないこと
を発見するまでは能動状態にならな諭サシ回路が設けら
れる。これらのサブ回路は前述のデコーダＤ、第１のア
ンドｙ −）ＵＪ、Ｑ＊ｙ）可能なｌ１１０デジタル単
安定マＡｙ ｆ ｉ＋イフＬ／−ｆｉｌｌ、第２のデジ
タル単安定マルチバイブレータＭ２およびインバータ■
でるる。
に位相／周波数制御回路がもはやロック状態でないこと
を発見するまでは能動状態にならな諭サシ回路が設けら
れる。これらのサブ回路は前述のデコーダＤ、第１のア
ンドｙ −）ＵＪ、Ｑ＊ｙ）可能なｌ１１０デジタル単
安定マＡｙ ｆ ｉ＋イフＬ／−ｆｉｌｌ、第２のデジ
タル単安定マルチバイブレータＭ２およびインバータ■
でるる。
さらに位相弁別器Ｐの２つの出方部Ａｌ 、 Ａｊのい
ずれが最後に優勢でめったかに関する情報、すなわち同
調電圧が現在バラクタ−ダイオードの破壊電圧の近くで
委るのか順方向電圧の近くであるのかＫついての情報を
蓄積するサブ回路が設けられている。これらのサブ回路
はＲ８フリ、デ・フロ、グＲ８，ＩＩ２および第３のア
ンドｒ−） ＵＪ 、 ＵＪおよび、第１および第２の
分離回路８１．８２である。
ずれが最後に優勢でめったかに関する情報、すなわち同
調電圧が現在バラクタ−ダイオードの破壊電圧の近くで
委るのか順方向電圧の近くであるのかＫついての情報を
蓄積するサブ回路が設けられている。これらのサブ回路
はＲ８フリ、デ・フロ、グＲ８，ＩＩ２および第３のア
ンドｒ−） ＵＪ 、 ＵＪおよび、第１および第２の
分離回路８１．８２である。
プリセット可能な周波数分割器ＥＴの出力信号およびデ
コーダＤの出力信号は第１のアンドダートＵ１でアンド
処理される。すなわちデコーダＤの出力部と周波数分割
器ＥＴの出刃部とはそれぞれこの第１のアンドｒ−′）
ＵＪの１つの入力部に接続嘔れる。アンドグー） ＵＪ
の出力はリセ。
コーダＤの出力信号は第１のアンドダートＵ１でアンド
処理される。すなわちデコーダＤの出力部と周波数分割
器ＥＴの出刃部とはそれぞれこの第１のアンドｒ−′）
ＵＪの１つの入力部に接続嘔れる。アンドグー） ＵＪ
の出力はリセ。
ト可能な第１の単安定マルチバイブレータＭ１のリセッ
ト入力部Ｅ、に結合重れ、したがりて単安定マルチバイ
ブレータＭ１の準安定状態中に第１のアンドグー） Ｕ
ｌによりリセット信号が与えられない場合のみ単安定マ
ルチバイブレータＭ１の出力／？ルスが発生する。それ
は、位相／周波数制御回路がロック状態にメや、□周波
数分割器ＥＴの全ての出力／母ルスがデコーダＤＫより
形成された時間窓内にるり、準安定状態の終りになる前
に第１の単安定マルチバイブレータＭ１のリセット入力
部にリセットノ臂ルスが現われる場合で紘ない。しかし
表から、回路が自分でその方法を発見できない不所望の
モードの何れかが生じるならば、グリセット可能な周波
数分割器ＥＴからのノ臂ルスはもはやデコーダＤによっ
て作られた時間窓の範囲に入らなくなり、そのため第１
の単安定マルチバイブレータＭ１の出力部にノタルスが
出現する。このノ４ルスは第２の単安定マルチバイブレ
ータ庫のトリガー人力部Ｅ、に与えられ、し友がってそ
の出力部は第２の単安定マルチバイブレータＭ２の準安
定状態の継続時間に等しいノ母ルスｔａｌ刀する。この
ノ９ルスは直接第１の分離回路８１の第３の入力部Ｅ３
および＠２の分離回路８２の第３の入力部Ｅ３に供給さ
れる。これら２つの分離回路Ｓｌ 、 ８２の第る。
ト入力部Ｅ、に結合重れ、したがりて単安定マルチバイ
ブレータＭ１の準安定状態中に第１のアンドグー） Ｕ
ｌによりリセット信号が与えられない場合のみ単安定マ
ルチバイブレータＭ１の出力／？ルスが発生する。それ
は、位相／周波数制御回路がロック状態にメや、□周波
数分割器ＥＴの全ての出力／母ルスがデコーダＤＫより
形成された時間窓内にるり、準安定状態の終りになる前
に第１の単安定マルチバイブレータＭ１のリセット入力
部にリセットノ臂ルスが現われる場合で紘ない。しかし
表から、回路が自分でその方法を発見できない不所望の
モードの何れかが生じるならば、グリセット可能な周波
数分割器ＥＴからのノ臂ルスはもはやデコーダＤによっ
て作られた時間窓の範囲に入らなくなり、そのため第１
の単安定マルチバイブレータＭ１の出力部にノタルスが
出現する。このノ４ルスは第２の単安定マルチバイブレ
ータ庫のトリガー人力部Ｅ、に与えられ、し友がってそ
の出力部は第２の単安定マルチバイブレータＭ２の準安
定状態の継続時間に等しいノ母ルスｔａｌ刀する。この
ノ９ルスは直接第１の分離回路８１の第３の入力部Ｅ３
および＠２の分離回路８２の第３の入力部Ｅ３に供給さ
れる。これら２つの分離回路Ｓｌ 、 ８２の第る。
第２の単安定マルチバイブレータＭ２の出力部Ｆｉｔた
イン・々−タ■を通りて第１および第２の分離口％８Ｊ
、 ８ｘの第２の入力＠ＥＸに接続され、分離回路Ｓ
ｓ −、Ｓｇの第４の入力部Ｅ４はそれぞれＲＳフリ、
ゾ・フロッグＲ８のＱおよびＱ出力部に接続されている
。
イン・々−タ■を通りて第１および第２の分離口％８Ｊ
、 ８ｘの第２の入力＠ＥＸに接続され、分離回路Ｓ
ｓ −、Ｓｇの第４の入力部Ｅ４はそれぞれＲＳフリ、
ゾ・フロッグＲ８のＱおよびＱ出力部に接続されている
。
２つの単安定マルチバイブレータＭｌ 、 Ｍ２ ハ基
本的なデジタル回路、例えばカウントの１つが出力とし
て使用されるカウンタによって構成すると有利である。
本的なデジタル回路、例えばカウントの１つが出力とし
て使用されるカウンタによって構成すると有利である。
リセット可能な第１の単安定マルチバイブレータＭ１の
場合にはそのようなカウンタはまた対応するリセット入
力部を有し、それ故前述の機能を遂行することができる
・カウンタにはカウントされるべきクロック信号を供給
式れる。
場合にはそのようなカウンタはまた対応するリセット入
力部を有し、それ故前述の機能を遂行することができる
・カウンタにはカウントされるべきクロック信号を供給
式れる。
第１および第２の分離回路８２ 、８２の好ましい内部
構成は図の右下方に示されている。それは２個のアンド
ｒ−）よりなり、その入力部はそれぞれＥｌ 、 ＥＸ
およびＥＪ 、 ＥＪと関連しており、それらアンドダ
ートの両出力はノアゲートにより結合重れている。正の
論理においては。
構成は図の右下方に示されている。それは２個のアンド
ｒ−）よりなり、その入力部はそれぞれＥｌ 、 ＥＸ
およびＥＪ 、 ＥＪと関連しており、それらアンドダ
ートの両出力はノアゲートにより結合重れている。正の
論理においては。
これは分離回路８１． Ｓｓを構成する最も簡単な方法
であり、当業者には対応する機能を実現するためのその
他の簡単な論理ｆ−）を使用することが容易に可能であ
る。
であり、当業者には対応する機能を実現するためのその
他の簡単な論理ｆ−）を使用することが容易に可能であ
る。
インバータ！による第２の単安定マルチバイブレータＭ
２の出力信号の反転のため、第２および第３のアンドデ
ートυ２．Ｕ３は位相／周波数制御回路の正常な動作中
位相弁別器Ｐの田方を通過させる。それ故このモードに
おいてはＲＳＳフリラグフロ、グＲ１ｇ Ｆｉ常にそれ
に供給されたノ４ルスに応じたその２つの可能な状態の
１つに蓋かれる。しかしながら電圧制御発振器ｖｏが停
止すると、２つの出力部ム１．Ａ２の一万はよシ多くの
・譬ルスを出し、それ故もしも本発明に基づく問題の解
決が行なわれなければ回路はこの状態に保持される。こ
のモードにおいては１ｍ！２および第３のアンドダート
Ｕ２．Ｕ３の入力部はイｙ ／？−タＩの出力部に接続
されていてＬレベルにめシ、±のため回路はＲ８フリッ
グ・フロッグＲ８により前の状態に保持される。何故な
らば、Ｒ８７！Ｊ 、グ・７０．！Ｒ８の入力部８およ
びＲにはもはや位相弁別器Ｐからのノ９ルスが到達しな
゛いからである。
２の出力信号の反転のため、第２および第３のアンドデ
ートυ２．Ｕ３は位相／周波数制御回路の正常な動作中
位相弁別器Ｐの田方を通過させる。それ故このモードに
おいてはＲＳＳフリラグフロ、グＲ１ｇ Ｆｉ常にそれ
に供給されたノ４ルスに応じたその２つの可能な状態の
１つに蓋かれる。しかしながら電圧制御発振器ｖｏが停
止すると、２つの出力部ム１．Ａ２の一万はよシ多くの
・譬ルスを出し、それ故もしも本発明に基づく問題の解
決が行なわれなければ回路はこの状態に保持される。こ
のモードにおいては１ｍ！２および第３のアンドダート
Ｕ２．Ｕ３の入力部はイｙ ／？−タＩの出力部に接続
されていてＬレベルにめシ、±のため回路はＲ８フリッ
グ・フロッグＲ８により前の状態に保持される。何故な
らば、Ｒ８７！Ｊ 、グ・７０．！Ｒ８の入力部８およ
びＲにはもはや位相弁別器Ｐからのノ９ルスが到達しな
゛いからである。
２個の分離口ｊ６８１．８２は第２の単安定マルチバイ
ブレータＭ２の出力信号、すなわち反転されない、或は
反転された形で対応する継続時間のノ臂ルスを２個の定
電流源ＱＪ ＃ Ｑ２に作用式せ、電圧制御発振器ＶＯ
の制御入力部Ｅ に作用する制御電圧が不所望なモード
外で発振するよ゛うにする。したがって、もしも電圧制
御発振器ｖＯのバラクタ−ダイオードが例えばその破壊
電圧の付近で動作していれば、第２の単安定マルチバイ
ブレータＭ２からの出力ノタルスは通常約３０Ｉル）Ｏ
この電圧を減少式せるように作用する。
ブレータＭ２の出力信号、すなわち反転されない、或は
反転された形で対応する継続時間のノ臂ルスを２個の定
電流源ＱＪ ＃ Ｑ２に作用式せ、電圧制御発振器ＶＯ
の制御入力部Ｅ に作用する制御電圧が不所望なモード
外で発振するよ゛うにする。したがって、もしも電圧制
御発振器ｖＯのバラクタ−ダイオードが例えばその破壊
電圧の付近で動作していれば、第２の単安定マルチバイ
ブレータＭ２からの出力ノタルスは通常約３０Ｉル）Ｏ
この電圧を減少式せるように作用する。
上述のように、この種の分離回路を構成する最も簡単な
方法は図示のような２個のアンドダートと１個のノア素
子とよりなる複合ｒ−トを使用することでめる。この第
１の分離回路Ｓ１においては、２個のアンド素子の一万
はＲＳフリ、グ・７０ツグＲ８のＱ出力と第２の単安定
マルチバイブレータ庫の出力とのアンド処理を行ない、
他方の′アンド素子は位相弁別器Ｐの第１の出力Ａ１と
インバータＩの出力とのアンド処理を行なう。もしもど
ちらのアンド条件も満足されない場合には、第１の分離
口ｗｔＳ１の出力部はＨレベルになり、それ抹第１の蛍
電流源Ｑ１が平滑装置Ｇを充電するようにさせる。
方法は図示のような２個のアンドダートと１個のノア素
子とよりなる複合ｒ−トを使用することでめる。この第
１の分離回路Ｓ１においては、２個のアンド素子の一万
はＲＳフリ、グ・７０ツグＲ８のＱ出力と第２の単安定
マルチバイブレータ庫の出力とのアンド処理を行ない、
他方の′アンド素子は位相弁別器Ｐの第１の出力Ａ１と
インバータＩの出力とのアンド処理を行なう。もしもど
ちらのアンド条件も満足されない場合には、第１の分離
口ｗｔＳ１の出力部はＨレベルになり、それ抹第１の蛍
電流源Ｑ１が平滑装置Ｇを充電するようにさせる。
同様に、第２の分離口％８ｊにおいてＲ８フリッグ・フ
ロップＲ８の互出力と第２の単安定マルチバイブレータ
嶽の出力とのアンド処理が２個のアンド素子の一方で打
力われ、他方のアンド素子では位相弁別器Ｐの第２の出
力Ａ２とインバータＩの出力とのアンド処理が行なわれ
る。もしも２つのアンド条件のどちらも満足式れ表いな
らば、第２の分１１回１６Ｓｘの出力部はＨレベルにな
る。
ロップＲ８の互出力と第２の単安定マルチバイブレータ
嶽の出力とのアンド処理が２個のアンド素子の一方で打
力われ、他方のアンド素子では位相弁別器Ｐの第２の出
力Ａ２とインバータＩの出力とのアンド処理が行なわれ
る。もしも２つのアンド条件のどちらも満足式れ表いな
らば、第２の分１１回１６Ｓｘの出力部はＨレベルにな
る。
このようにして本発明によるデジタル位相／周波数制御
回路は、電圧制御発振器ｖＯの発振が停止した場合であ
ってさえも、自分でこの不所望なモードから逃れること
がで龜る。本発明の主要な効果はこのような問題を解決
できる点にるる、別の効果は回路がデジタル的なサブ回
路だけで構成されているため絶縁ダート電界効果トラン
ジスタ回路、すなわち、いわゆるＭＯ８回路を使用して
構成することができることである。
回路は、電圧制御発振器ｖＯの発振が停止した場合であ
ってさえも、自分でこの不所望なモードから逃れること
がで龜る。本発明の主要な効果はこのような問題を解決
できる点にるる、別の効果は回路がデジタル的なサブ回
路だけで構成されているため絶縁ダート電界効果トラン
ジスタ回路、すなわち、いわゆるＭＯ８回路を使用して
構成することができることである。
前述の文献に記載された従来の技術による装置と同様に
、位相弁別器Ｐはその文献の第８図に記載されているよ
うなデジタル位相弁別器であることが好ましい。
、位相弁別器Ｐはその文献の第８図に記載されているよ
うなデジタル位相弁別器であることが好ましい。
不発明の技術的範囲を逸脱すること危く、個々の機能は
部分的に実施可能で・めり、特に２個の単安定マル、チ
バイブレータＭｚ 、 Ｍｌ或は全体がマイクロコンピ
ュータ或はマイクロプロセッサによって実現されること
も可能であろう。
部分的に実施可能で・めり、特に２個の単安定マル、チ
バイブレータＭｚ 、 Ｍｌ或は全体がマイクロコンピ
ュータ或はマイクロプロセッサによって実現されること
も可能であろう。
図は本発明の１実施例のプロ、り図でおる。
Ｒ・・・基準発振器、ＲＴ・・・基準周波数分割器、Ｖ
Ｏ・・・電圧制御発振器、Ｄ・・・デコーダ、ＥＴ・・
・グリセ、ト可能な周波数分割器、Ｐ・・・位相弁別器
。 Ｕｌ 、 Ｕ２ 、 Ｕｊ・・・アンドデート、Ｍｌ
、 Ｍｌ・・・単安定マｌ’ｆバイブレータ、Ｒ８・・
・ＲＳフリップ・フロ、！、Ｓｌ 、 Ｓｌ・・・分離
回路、Ｑｌ 、 Ｑ−２・・・電電流源、Ｇ・・・平滑
装置。
Ｏ・・・電圧制御発振器、Ｄ・・・デコーダ、ＥＴ・・
・グリセ、ト可能な周波数分割器、Ｐ・・・位相弁別器
。 Ｕｌ 、 Ｕ２ 、 Ｕｊ・・・アンドデート、Ｍｌ
、 Ｍｌ・・・単安定マｌ’ｆバイブレータ、Ｒ８・・
・ＲＳフリップ・フロ、！、Ｓｌ 、 Ｓｌ・・・分離
回路、Ｑｌ 、 Ｑ−２・・・電電流源、Ｇ・・・平滑
装置。
Claims (3)
- （１） ハ５ フタ−ダイオードを具備し、その周波
数が位相弁別器（ｐ）により変化できる電圧制御発振器
（ＶＯ）の信号が、発振器の周波数を選択する作用を行
なう！リセット可能な周波数分割器αＴ）を通って前記
位相弁別器ω）の第２の入力部（Ｅネに結合され、基準
発振器（ＲＯ）の信号が基準周波数分割器（ＲＴ）を通
って前記位相弁別器Ｐの第１の入力部に結合重れ、位相
弁別器（ｐ）が前記電圧制御発振器（ｖＯ）の周波数を
上昇させるパルスのための第１の出力部（幻）と、発振
器（ＶＯ）の周波数を低下させるノ４ルスのための第２
の出力部（Ａ２）とを有するデジタル位相／周波数制御
回路において、基準周波数分割器［有］やの連続するカ
ウントの範囲が時間窓を形成するためデコーダＣＤ）に
よりモニターされる如く構成され デコーダＣＤ）の出力部は第１のアンドグーにＩＪＪ）
の第１の入力部に結合され、第１のアンドダート（ＵＪ
）の第２の入力部はグリセ、ト可能な周波数分割器（Ｅ
Ｔ）の出力部に接続され； リセット可能な＠ｌの単安定マルチパイｆＶ−タ（Ｍｌ
）のリセット入力部（Ｅｒ）が第１のアンドダート（Ｕ
ｌ）の出力部に接続され： 第２の単安定マルチバイブレータ（Ｍｚ）のトリカー人
力部が第１の単安定マルチバイブレータ（Ｍｌ）の出力
部に接続され； Ｒ８フリ、ｆ・フロ、！（Ｒ８）のＳおよびＲ入力部は
それぞれ第２のアンド？−）（Ｕｊ）および第３のアン
ドダート（ｕ３）の出力部に接続され、それらのアンド
グーＫｔｒｚ 、 ｕ３）の第１の入力部に第１のアン
ドダート（Ｕｌ）の出力信号がインバータ（Ｉ）を通っ
て結合され； 第２のアンド？−）（Ｕｊ）および第３のアンドグー
）（Ｕｊ）の第２の入力部はそれぞれ前記位相弁別器Ｐ
ｏ第１の出力部（幻）および第２の出力［Ａｊ）に接続
畜れ； 位相弁別器（Ｐ）の第１および＠２の出力部（ＡＪＡｊ
拒それぞれ第１の分離ａｗｒＣＢＪ）および第２の分離
回路（８２知第１の入力部伽ｌ）に結合てれ、それら分
離回路（Ｂ１゜８ｚ）の第２の人力脇２）に紘第２の単
安定マルチバイブレータ（ト）優の出力信号がインバー
Ｏ１）を通って結合され、それらのｌＩ３の入力１ｔ（
Ｉめは第２の単安定マルチバイブレータ（Ｍりの出力信
号が直接結合てれ、それらの第４の入力部（Ｂ４）はそ
れぞれＲ８７！ｊ ｖグ・フロｙｆＣ’ｍののＱ出力部
および百出刃部に接続され； 第１の分離回厭８１）の出力部紘平滑装鄭匈會充電する
第１の定電流１［Ｑ Ｊ）の制御入力部に結合され、第
２の分離回を 路０２）の出力部は平滑装置Φに放電する第２の足電流
源（ＱＩＤの制御入力部に結合され； 平滑装置（のの出力部が電圧制御発振器（ｖＨ制御入力
部に結合されていることｔ特徴とするデジタル位相／周
波数制御回路。 - （２）各分離回路（８ｚ ｌ ８ｚ）が分１１回路の第
１の入力部（Ｅｌ）と第゛２の入力部（ＩＣＪ）とを組
合せるアンド素子と、分離回路の第３の入力部（Ｂ３）
と第４の入力部（Ｅりとを組合せるアンド素子と、それ
ら２個のアンド素子の出刃を組合せるノア素子とより構
成されていることを特徴とする特許請求の範囲第１項記
載の位相／周波数制御回路。 - （３）絶縁ｐ−）電界効果トランジスタ技術を使用して
構成されていることを特徴とする特許請求の範囲第１項
または第２項記載の位相／周波数制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81110300A EP0081598B1 (de) | 1981-12-10 | 1981-12-10 | Digitale Phasen/Frequenzregelschaltung |
| EP81110300.1 | 1981-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58150331A true JPS58150331A (ja) | 1983-09-07 |
| JPH021459B2 JPH021459B2 (ja) | 1990-01-11 |
Family
ID=8188062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214753A Granted JPS58150331A (ja) | 1981-12-10 | 1982-12-09 | デジタル位相／周波数制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4517529A (ja) |
| EP (1) | EP0081598B1 (ja) |
| JP (1) | JPS58150331A (ja) |
| DE (1) | DE3170205D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890072A (en) * | 1988-02-03 | 1989-12-26 | Motorola, Inc. | Phase locked loop having a fast lock current reduction and clamping circuit |
| DE3909200C2 (de) * | 1989-03-21 | 1995-02-09 | Hella Kg Hueck & Co | Einrichtungen zur Taktsignalaufbereitung für eine taktgesteuerte Schaltungsanordnung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701039A (en) * | 1968-10-28 | 1972-10-24 | Ibm | Random binary data signal frequency and phase compensation circuit |
| US4138650A (en) * | 1972-05-15 | 1979-02-06 | Anderson Scott K | Phase lock loop |
| GB1481786A (en) * | 1974-09-13 | 1977-08-03 | Farnell Instr Ltd | Frequency control circuits |
| US3988696A (en) * | 1975-11-28 | 1976-10-26 | The Bendix Corporation | Phase lock detector for digital frequency synthesizer |
| JPS5273659A (en) * | 1975-12-16 | 1977-06-20 | Sanyo Electric Co Ltd | Frequency synthesizer |
| US4151473A (en) * | 1977-11-18 | 1979-04-24 | Harris Corporation | Phase detector circuit |
| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
| DE2932049A1 (de) * | 1979-08-07 | 1981-02-12 | Rohde & Schwarz | Frequenz- und phasengeregelter hochfrequenzoszillator |
-
1981
- 1981-12-10 DE DE8181110300T patent/DE3170205D1/de not_active Expired
- 1981-12-10 EP EP81110300A patent/EP0081598B1/de not_active Expired
-
1982
- 1982-11-16 US US06/442,056 patent/US4517529A/en not_active Expired - Fee Related
- 1982-12-09 JP JP57214753A patent/JPS58150331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3170205D1 (en) | 1985-05-30 |
| JPH021459B2 (ja) | 1990-01-11 |
| EP0081598B1 (de) | 1985-04-24 |
| US4517529A (en) | 1985-05-14 |
| EP0081598A1 (de) | 1983-06-22 |
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