JPS5815810B2 - デジタル処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は現在の命令の実行中に次の命令を取出すデジタ
ル処理装置に関する。

当業者には周知の如く、プロセッサを基本とした慣用の
計算装置は、プロセッサ部の外に、処理しようとする情
報を保持する記憶部と、情報を計算装置に及びそれから
伝送する入出力部とを含んでいる。

この慣用の計算装置において、命令（演算コード）及び
演算数の形態の情報はプロセッサ内に配置されたプログ
ラム・カウンタの制御により必要な型式で順次記憶部か
ら取出（フェッチ）され、即ち読出される。

新しい命令または演算数が必要になると、その命令また
は演算数を記憶部から取出して、プロセッサが実行また
は他の適当な動作に利用できるようにする。

周知の計算装置の中には現在の命令実行中に次の複数の
命令を取出すようになっているものがある。

例えば大型の汎用計算機において、パイプライン制御と
称される命令の各処理ステップ毎に異なる命令を実行で
きるハードウェアを設は複数の命令を並行して実行する
方式があるがハードウェア量が増大し制御が複雑となっ
て小型のデジタル処理装置には不向きである。

とはいえ、小型の処理装置においても、プロセッサ部で
１命令実行中に次の１命令分のオペコード及び演算数の
取出動作を行なうよう構成し、ある程度処理時間の短縮
を図ることが可能である。

しかしながら１バイト、３バイトの如き奇数の可変長命
令語を有する小型の処理装置においては問題が生ずる。

即ち、奇数バイト命命に対応するために記憶装置から命
令語及びデータを１バイトずつ読出したのでは記憶装置
のアクセス回数が増大しプロセッサの実行終了時に次の
命令の演算コード（オペコード）及び演算数を取出して
おくことが困難になり折角の次命令先取の効果も半減し
てしまう。

アクセス回数を減少させるため２バイトずつ読出す場合
、奇数バイト命令語に対しても偶数バイトの記憶領域を
割当てなければならないため記憶装置の記憶領域に無駄
が生ずる。

本発明は、少なくとも１乃至３バイトの可変長命令語を
有するデジタル処理装置において、検索手段である記憶
制御ユニット（以下単にＭＣＵという）を有しており、
この検索手段は記憶手段から２バイトずつ内容を読出し
、処理手段であるプロセッサが現在の命令実行中に次の
命令のオペコード及びその命令の実行に必要な演算数を
取出す。

この取出動作は、プロセッサの指令を受けた後プロセッ
サの実行動作と独立して行なわれる。

記憶手段は１バイト重複しながら２バイトずつ同時にア
クセス可能なものを使用する。

プロセッサが現在の命令を実行している期間中に、ＭＣ
Ｕは自動的に次の命令語を取出し、語の指令部分即ち演
算コードを予め選択さ゛れた制御信。

号に復号化し、その制御信号を用いて命令の実行に必要
な演算数を適当に取出す。

多くの場合、プロセッサが現在の命令の実行を終了する
前に、次の命令を取出す動作及び演算数を取出す動作の
両方が完了する。

はとんど総ての場合、予め取出す。（ブリフェッチ）動
作は次の命令及び演算数が実行または他の動作に利用で
きるまでプロセッサが待機しなければならない時間を少
なくとも短縮する。

また予め取出された命令語の特定部分を省いて、記憶部
の連続的なアクセスの必要性をなくしているので、プロ
セッサの待機時間を更に短縮できる。

従って本発明の目的は、少なくとも１乃至３バイトの可
変長命令語を有するデジタル処理装置において記憶装置
の記憶領域を有効に使用すると共に処理時間を短縮し装
置の全体的な効率を高めたデジタル処理装置の提供にあ
る。

本発明の他の目的は、通常次の命令の記憶番地を発生す
るのに用いるプログラム・カウンタをＭＣＵ内に配置し
、プロセッサではなく、このＭＣＵにより、プログラム
・カウンタを制御して、プロセッサの関与なく、次の命
令を取出すことにある。

本発明の上述の目的、特徴及び作用効果は添付図と関連
して述べる以下の説明により、一層容易に理解できよう
。

添付図は本発明の好適な一実施例を示すブロック図であ
り、プロセッサ部２２、主記憶部２４及び入出力（以下
単にＩｌｏという）部２６を有するプロセッサを基本と
した計算装置、及びこの計算装置と関連したＭＣＵ２０
を示している。

図において、各接続の内、実線はデータ線をまた破線は
制御線を夫々示す。

処理手段であるプロセッサ部２２は、１個以上の予め符
号化されたマイクロプログラムを記憶する読出し専用記
憶装置（以下単にＲＯＭという）３０と、ＲＯＭ３０が
発生した特定の制御信号に応答してＭＣＵ２０からデー
タ語を受け、特定の予め選択した論理動作を行ない、デ
ータ語をＭＣＵ２０に戻す充分な能力を有する演算回路
３２と、所望な論理動作を行なうようにＲＯＭ３０及び
演算回路３２の動作を制御するプロセッサ制御回路３４
とを含んでいる。

ＲＯＭ３０に記憶された情報は連続したマイクロ命令語
であり、この情報の互に異なる一連のグループは装置の
命令セット群の１つ以上のマクロ命令を遂行するマイク
ロプログラムを構成する。

受取ったマクロ命令語に応答して、プロセッサ制御回路
３４は関連したマイクロプログラムの各命令語を連続的
にアクセスして、演算回路３２が動作するのに必要な一
連の制御信号を発生し所望動作を行なう。

このようなプロセッサ部は当業者に周知の慣用のもので
ある。

記憶手段である主記憶部２４はＲＯＭ４０、ランダム・
アクセス記憶装置（以下ＲＡＭという）４２、関連した
番地回路４４及びデータ回路４６、関連した記憶制御回
路４８を含んでいる。

これら総ての回路はＭＣＵ２０または１１０部２６によ
りアクセス可能である。

図示の例において、各記憶モジュールすなわちＲＯＭ４
０ 、ＲＡＭ４２は１語が８ビツトである６５，５３６
（６５Ｋ）語を記憶し、各語は特定の１６ビツトの番地
語及び適当な記憶選択語により独自に識別可能である。

本発明の要旨は記憶モジュールの容量または記憶語。

の長さに制限されないことが理解されよう。

１１０部２６は陰極線管表示装置、キーボード、ジョイ
・ステック、磁気テープ装置等の周知の装置を含んでも
よい。

データ信号をデータ回路４６に供給し、かつ適当な制御
信号を記憶制御回路４８に供給し。

て装置への入力を行なう。

また、ＲＯＭ４０゜ＲＡＭ４２からのデータ信号を１１
０部２６に伝送して出力を行ない、再び適当な制御信号
による出力を行なう。

主記憶部２４及び１１０部２６の各々は従来型式のもの
であるが、主記憶部２４は。

バイト重複法、即ち初めの２バイト語の下位バイトが次
の連続した２バイト語の上位バイトになる方法でアクセ
スできる。

例えば番地Ｎを指定した場合、番地Ｎ及びＮ＋１の２バ
イトが同時に読出され、番地Ｎ＋１を指定した場合、番
地Ｎ＋１及シびＮ＋２の２バイトが同時に読出される。

番地は１バイト毎に付されている。

このような記憶装置は本願出願人に譲渡された米蘭特許
出願第３２８４３号（特公昭５７−２７５４３号）に開
示されている。

次に本発明の基本となる検索手段であるＭＣＵ２０を説
明しよう。

図は、８ビツトの命令語を保持し、かつこの命令語プロ
セッサ部２２に供給する第２レジスタである命令レジス
タ６０と、この命令レジスタ６０から伝送された各命令
語を２５６、個可能な８ビット制御信号の任意のものに
自動的に変換する取出し制御ＲＯＭ６２と、ＭＣＵ制御
回路６４即ちＲＯＭ６２により発生した制御信号に応答
して特定の予め定められた制御機能を行なう回路とを開
示している。

図は更に、次のマイク。口命令語の主記憶番地を保持す
る１６ビツトのプログラム・カウンタ６６と、データ語
を保持し、このデータ語をプロセッサ部２２に伝送する
１６ビツトの入力データ・ラッチ６８と、データ語がプ
ロセッサ部２２から伝送される１６ビツトの出４カデー
タ・ラッチ７０と、１６ビツト命令語の低位の８ビツト
を保持する第２レジスタである記憶バイト・ラッチ即ち
レジスタ７２と、記憶バイト・ラッチに記憶された８ビ
ツトに選択的に結合するために総てが１０」または「１
」の８ビツトを発生する零／符号拡張回路７４とを開示
している。

尚、本明細書において、「命令語」という用語はオペコ
ード及びオペランドまたはこれら両方から成る記憶語を
含むものである。

オペランドはオペコードの後に続く命令語の一部であり
、最終的にプロセッサ部で処理される演算数（データ）
とは区別する。

勿論、命令によってはオペランドがそのまま演算数とな
る場合もある。

主記憶部２４を２つの独立したモード、即ち陽及び陰モ
ードの一方でアクセスする。

陽モードに赴いて、プロセッサ部２２が第１タイミング
・サイクル期間中に番地信号及び適当な制御信号を夫夫
出力データ・ラッチ７０及びＭＣＵ制御回路６４を介し
て主記憶部２４に伝送し、続く第２タイミング・サイク
ル期間中にデータ信号を出力データ・ラッチ７０を介し
て伝送し、または入力データ・ラッチ６８を介して受取
って、慣用の方法で記憶装置をアクセスする。

陰モードにおいて、プロセッサ部２２の関与を必要とせ
ず、ＭＣＵ２０単独で記憶装置をアクセスする。

理解し易くするため、陰モード・アクセスの説明をＭＣ
Ｕ２０の動作説明と共に行う。

本発明の新規性がプロセッサ部２２及び主記憶部２４と
関連したＭＣＵ２０の機能及び動作特性にあるが、ＭＣ
Ｕ２０の個々の回路の動作は慣用の手段によってもよい
ことが理解できよう。

ＭＣＵ２０の主な機能はプロセッサ部２２が次に実行す
る命令語を予め取出し、命令実行に必要な演算数も予め
取出すことである。

当業者には周知の如く、一般に慣用の命令語は演算コー
ド部即ちオペコードである少なくとも１バイトと、識別
された動作の実行に必要なオペランドである１バイト以
上とから構成されている。

一般的規則に対する例外は実行に演算数を必要としない
単一バイトの命令である。

すべての場合、命令語のオペコード部分は必要な演算数
の発生源があるならば、その発生源の情報を含んでいる
。

３バイト以下の命令語の場合、ＭＣＵ２０はオペコード
及び必要な演算数の両方を予め取出すことができる。

３バイトを超す命令語の場合、陽モード・アクセスによ
りプロセッサ部２２が演算数を取出す。

更に主記憶部２４をアクセスする必要がない現在の命令
の実行期間中、プロセッサ部２２は信号線８０を介して
制御信号をＭＣＵ２０のＭＣＵ制御回路６４に伝送し、
連続した次の命令語を予め取出させる。

ＭＣＵ制御回路６４がこの制御信号を受けると、ＭＣＵ
制御回路６４は制御線８２を介して信号を記憶制御回路
４８に伝送してプログラム・カウンタ６６に現在記憶さ
れた１６ビツト記憶番地信号により識別された１６ビツ
ト記憶語を検索する。

（プログラム・カウンタが従来の如くプロセッサ部２２
ではな（ＭＣＵ２０内に設けられている点に留意された
い。

プログラム・カウンタ６６をＭＣＵ２０内に設けたこと
により、プロセッサの関与なくプログラム・カウンタ６
６のデータをＭＣＵ制御回路６４の制御の下に増分的に
更新する。

この増分は常に＋１とは限らず、命令語長に応じて＋２
以上となる場合もある。

要するに従来の如く、プログラム・カウンタ６６が検索
されるべき次の命令語の番地を常に記憶するようにする
。

）検索された記憶語の上位８ビツト（８−１５）オペコ
ードを命令レジスタ６０にデータ線８４を介して伝送し
、下位８ビツト（〇−７、関連したオペランド）を記憶
バイト・ラッチ７２に同じデータ線８４を介して伝送す
る。

命令レジスタ６０が上位８ビツトを受けると、８ビツト
・オペコードは後でプロセッサ部２２に伝送するため保
持され、それと同時に制御信号に自動的に変換するため
に取出し制御ＲＯＭ６２に伝送される。

この制御信号は演算数がオペコードの実行に必要か否か
、もし必要なら演算数の番地の発生源を示す。

演算数番地の最も普通の発生源は（データが増分し、次
の命令語の番地を表わす）プログラム・カウンタ６６で
ある。

他の発生源は予め取出された命令語の第２バイトまたは
第２及び第３バイトである。

図の実施例において、取出し制御ＲＯＭ６２は８ビツト
２５６語の読出し専用記憶装置であり、予めロードされ
て受けた８ビツトオペコードに応答して予め選択した８
ビット制御信号を発生する。

容量の異なる同等の装置を使用しても本発明を逸脱する
ことはない。

予め取出された命令が１バイト命令即ちオペコードのみ
から成る場合、他の動作は行なわずに命令レジスタ６０
に記憶されたオペコードをプロセッサ部２２に伝達待受
けするため、取出し制御ＲＯＭ６２で発生した制御信号
が記憶バイト・ラッチ７２に記憶された８ビツトを処分
する。

予め取出された命令が２バイト命令のとき、記憶バイト
・ラッチ７２の内容（命令語の第２バイト）により演算
数が導出される。

予め取出した命令語の第２バイトが定数、即ち一定のデ
ータまたはオフセットの場合、取出し制御ＲＯＭ６２が
発生した制御信号は記憶バイト・ラッチ７２に記憶され
た８ビツトを零／符号拡張回路７４からの総てが「０」
または「１」の８ビツトと共に入力データ・ラッチ６８
に伝送し、その後、命令レジスタ６０からのオペコード
と共にプロセッサ部２２に伝送する。

記憶バイト・ラッチ７２及び零／符号拡張回路７４と入
力データ・ラッチ６８を接続するデータ線を、記憶バイ
ト・ラッチ７２からの８ビツトが入力データ・ラッチ６
８の下位８ビット部分に伝送され、そして零／符号拡張
回路７２からの８ビツトが入力データ・ラッチ６８の上
位８ビット部分に伝送されるように配線する。

予め取出された命令語の第２バイトが短い番地、即ち１
６進法の００からＦＦまでの場合、取出し制御ＲＯＭ６
２が発生した制御信号は記憶バイト・ラッチ７２に記憶
された８ビツトを主記憶部２４に戻すと共に、ＭＣＵ制
御回路６４からの適当な制御信号を記憶制御回路４８に
伝送して、この８ビット信号により指定された位置にお
いて、記憶読取り動作を行なう。

検索された１６ビツト演算数信号を次に入力データ・ラ
ッチ６８に伝送し、命令レジスタ６０に記憶されたオペ
コードと共にプロセッサ部２２に再び伝送する。

命令が３バイト命令のとき、即ち実行に必要な演算数ま
たは演算数の番地が関連した命令語の第２バイトと同様
に第３バイトに含まれていることを予め取出したオペコ
ードが示している場合、取出し制御ＲＯＭ６２が発生し
た制御信号はＭＣＵ制御回路６４の動作により、記憶バ
イト・ラッチ７２内の８ビツトを処分する。

また新しい記憶アクセスがプログラム・カウンタ６６の
現在の内容で定められた番地で開始すると共に、検索し
た１６ビツト記憶語が定数なら入力データ・ラッチ６８
に伝送され、またこの記憶語が番地なら連続した記憶ア
クセスのため番地回路４４により再び循環する。

後者の場合、第２のアクセス期間中に検索された１６ビ
ツト記憶語をプロセッサ部２２による連続した動作を行
うため入力データ・ラッチ６８に伝送する。

命令語が４バイト以上で構成されている場合のみ、プロ
セッサ部２２にとって陽記憶アクセスにより演算数を検
索する必要がある。

この場合以外は、ブリフェッチ動作はプロセッサと完全
に独立している。

（勿論、プロセッサからのブリフェッチ指令信号は例外
である。

）以上説明したように本願によれば少なくとも１乃至３
バイト命令の可変長命令語を有するデジタル処理装置に
おいてバイト重複法でアクセスできる記憶手段を使用し
、命令語長に応じて巧妙に第１及び第２レジスタ（命令
レジスタ及び記憶バイト・ラッチレジスタ）を利用して
ブリフェッチ動作を効率的に適用できるようにしたので
次のような顕著な効果を奏する。

ａ）奇数バイト命令の存在にも拘らず２バイトずつ読出
すことができるので記憶装置のアクセス回数が減少する
。

従って大部分の場合、プロセッサ部が現在の命令の実行
終予前にブリフェッチ動作が完了する。

ブリフェッチ動作が完了する前にプロセッサ部がその動
作を終了した場合でもブリフェッチ動作が前もって開始
しているので時間を短縮できる。

ｂ）バイト重複法で記憶手段をアクセスするので記憶領
域を無駄なく使用できる。

上述の表現及び用語は単に本発明を説明するためであり
、何ら本発明を限定するものではない。

また上述した機能と等価なものを除外するものでもない
。

例えば、通常１バイトは８ビツトであるが必ずしも８ビ
ツトでなくてもよい。

【図面の簡単な説明】

添付図は本発明のデジタル処理装置の好適な一実施例の
ブロック図であり、図において、２０は検索手段すなわ
ち記憶制御ユニット、２２は処理手段すなわちプロセッ
サ部、２４は記憶手段すなわち主記憶部、６０は第２レ
ジスタすなわち命令レジスタ、７２は第２レジスタすな
わち記憶バイト・ラッチである。

Claims (1)

【特許請求の範囲】
1. １ 命令語及びデータを蓄える記憶手段と、該記憶手段
   に蓄えられた上記命令語及びデータを取出す検索手段と
   、該検索手段により取出された上記命令語に対応する命
   令を実行する処理手段とを具え、該処理手段が１命令を
   実行中に上記検索手段が次の命令のオペコード及び該命
   令の実行に必要な演算数の取出動作を行ない少なくとも
   １乃至３バイトの可変長命令語を処理するデジタル処理
   装置であって、上記記憶手段は１バイト重複して２バイ
   トずつ同時にアクセス可能なものを使用し、上記検索手
   段は第１及び第２レジスタを含み上記記憶手段から読出
   した連続した２バイトのうちオペコードを構成する上位
   １バイトを上記第ルジスタに蓄えると共に下位１バイト
   を上記第２レジスタに蓄え、上記第ルジスタの内容から
   上記オペコードを含む命令が何バイト命令かを判定し、
   該命令が１バイト命令のとき上記第２レジスタの内容を
   使用せず、上記命令が２バイト命令のとき上記第２レジ
   スタの内容を使用して上記命令に必要な演算数を導出し
   上記命令が３バイト命令のとき上記第２レジスタの内容
   を使用せず上記オペコードの次の２バイトを上記記憶手
   段から読出して上記命令に必要な演算数を導出すること
   を特徴とするデジタル処理装置。