JPS58165382A - 浮動ゲ−ト・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の目的、背景〉 この発明は、一般的に言えば半導体装置に関するもので
あり、さらに詳しく言えば電気的に変更可能な非揮発性
浮動ゲート・メモリ装置に関するものである。

マイクロプロセッサを基礎とした装置およびそれに関連
する技術では、これまで非揮発性で電気的に変更可能な
読出し専用メモリ（ＥＡＲＯＭ）素子が長く要求されて
おり、このような素子を持った多くの装置はある程度の
要求を満たしてきた。しかしながらコンピュータ技術は
、その性質においてより複雑になり、より高速を要求し
、またより大きな容量を必要するようになってきたので
、今では、容易にプログラムあるいは１書込み′するこ
とができ、また要求があればその分野での装置を再プロ
グラム（消去および再書込み）することのできる高密度
メモリ装置を必要とされるようになってきた。この目的
のために設計技術者は、今では非揮発性の特性を呈する
装置を入手することができるが、これらの装置は、以下
に述べるようにこの発明によって解決された固有の欠点
を持って隻 いる。　　　　　　　　　　・： このような装置の一つ力、；、、、〉浮動ゲート・アバ
ランシェ金属酸化物半導体（Ｆ’ＡＭＯ８）装置群の中
から得られる。この種の形式の装置の長所は、外部電流
には全く無関係に、電源が消失あるいは遮断したときで
も記憶された情報を維持することが出来るという点にあ
る。このような装置は外部電源には全く無関係であるの
で、装置を回復（リフレッシュ）する必要がなく、電力
を大幅に節減できるという特徴がある。

この浮動ゲート装置群は、通常、所定の導電形式の基体
中にその表面領域において形成された反対導電形式のソ
ースおよびドレン領域を持っている。ソースとドレン領
域の間で基体の表面上には、先づ薄い絶縁層が形成され
、次いで導電層（浮動ゲート）が形成され、次にこの浮
動ダートを完全にとり囲んでこれを装置の残シの部分か
ら絶縁するために第２の絶縁層を形−成してなるゲート
構造が設けられてい”る。第２の導電層（通常、制御ゲ
１′１゜ 一トと称される。）が第２の絶縁層（浮動ゲートの、、
ｉ 頭載中）を覆グて形成されて完全なゲート構造と・・・
・・・２．り１１ｊセ装置・・・・・年・”・・・・・
−・氏（Ｄ、ｋａｈｎｇ）　＜　　えられた米国特許第
３，５００，３４２号、１９７２年５月２日ニフローマ
ン　ベンチコツスキ氏（Ｄ、Ｆｒｏｈｍａｎ−Ｂｅｎｔ
ａｈｋｏｗｓｋｙ）に与えられた米国特許第３６６０８
１９号の各明細書中に説明されている。

このような従来の装置の主な欠点は、浮動ゲートに電荷
を与えるために必要とするアバランシェ降服を起させる
ために高い電界を必要とするという点である。さらに浮
動ゲートに現われる電荷を消去するために、装置がスペ
クトルの紫外線あるいはＸ線部分のエネルギに暴される
ように、装置全体に透明な窓を設けなければならない。

このため装置上の全ての電荷を消去することなく単一の
１語′曾消すことは極めて困難で、装置全体を完全に再
プログラムしなければならない０さらに、消去ステップ
ではメモリ装置あるいはチップを装置全体から取外し、
これを約３０分乃至４５分もの非常に長い時間露光する
必要があった。

近年、非揮発性で、電気的に変更可能な浮動ゲート読出
し専用メモリ装置を生産するまで技術が進歩してきた。

このようなメモリセルの１つが１９８０年２月２８日発
行のｒ−ＦｉｌｅｃｔｒｏｎｉｃｓＪの第１３〜１１７
頁にジョンソン氏（Ｗ、Ｓ、Ｊｏｂｎｓｏｎ）他の論文
ｒ　１６−Ｋ　ＢＥ−ＰＲＯＭ　Ｒｅ１ｉｅｓ　ｏｎ　
Ｔｕｎｎｅｌ＋ｉｎｇｉ　ｔ、ｆｏｒＢｙ、ｔｅ−１ｒ
ａｓａｂｌａ　Ｐｒｏｇｒａｍ　ＳｔｏｒａｇｅＪに詳
細に述べられている。この論文中で著者は「浮動ゲート
・トンネル酸化物（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ　Ｔｕ
ｎｎｅｌ　０ｘｉｄｅ）Ｊ構造について述べておシ、と
＼では多結晶シリコン（ポリシリコン）浮動ゲート構造
を使用したセルは、多結晶シリコン・ゲートと基体との
間に配置された薄い酸化物層を通過する電子またはホー
ルによって充電される。多結晶シリコン・ゲートを充電
するためにファウラーノルドハイム（Ｆ’ｏｗｌａｒ−
Ｎ。

ｒｄｈｅｉｍ　）　）ンネル機構が利用される。上記文
献の第１図にはこの代表的な装置の正面図が示されてい
る。こ＼では浮動ゲート部材は第ルベルの多結晶シリコ
ン層を表わす。この形式の構成（浮動ゲートを表わし、
基板に最も接近した第ルベルの多結晶シリコン層が第２
レベルの多結晶シリコン層によって覆われている構造）
を使用することにより、非常に大きな浮動ゲート−基板
問答１（キャパシタンス）が現われる。第ルベルの多結
晶シリコン層と次に被着された、すなわち第２レベルの
多結晶シリコン層との間の密結合を維持するだめに、あ
る程度の面積をもった浮動ゲートを必要とする。第ルベ
ルの多結晶シリコン層と第２レベルの多結晶シリコン層
との間の容量を実質的に減少させることなく、浮動ゲー
トと基体との間の容量を減少させるために、第１レベル
の多結晶シリコン層の一部をエツチングによって除去す
ることが提案された。

〈発明の概要〉 この発明による非揮発性メモリ・セルは、多結晶シリコ
ン浮動ゲートを充電するために前述のファウラーノルド
ハイム（Ｆ’ｏｗｌｓｒ　−Ｎｏｒｄｈｅｉｍ）　）ン
ネル機構を利用している。しかしながら、この発明では
、多結晶シリコン浮動ゲートは第ルベルの多結晶シリコ
ン層ではなく第２レベルの多島晶シリコン層である。こ
れは、第２レベルの多結晶、□・１１ シリコン層（浮動ゲート）が第ニルベルの多結晶シリコ
ン層によって基板から−゛ヨいされた構造とするだめで
ある。プログラムすなわち制御ゲート（第ルベルの多結
晶シリコン層）には開化が設けられており、第２レベル
の多結晶シリコン層（浮動ゲート）はその上に配置され
ていて、一部は第ルベルの多結晶シリコン層中の開孔を
貫通して伸びており、それによって第２レベルの多結晶
シリコン層の比較的小さな面積のみが基体と結合するよ
うになっている。

以下、図を参照しつ＼この発明の詳細な説明する。

〈実施例の説明〉 第１．ＩＡ、ＩＢ、Ｉｃ図は、チャンネル領域１８によ
って分離され、ドープされたソース領域Ｉ４およびドレ
ン領域＋６を含む能動領域からなる線路１３を具備した
基体１ｏを示している。基体ＩＯの表面にはフィールド
酸化物１２が形成されている。このフィールド酸化物■
２は線路＋３と同様にソース延長部１５および補助チャ
ンネル領域２０を含む能動領域・：１ の限界を特定している。フィールド酸化物１２、チ′：
山１．。

ヤンネル領域１８および２０上には絶縁酸化物の層が形
成されておシ、この酸化物層３５の上には第ルベルの多
結晶シリコン層（プログラムあるいは制御ゲート線）２
２が形成されている。第１．１１゜Ｉｃ図に示すように
、第ルベルの多結晶シリコン層２２は線路１３と同じ主
方向にこれと平行に伸びる線路状となっている。しかし
ながら、理解し易くするために、第１．ＩＡＸ　ＩＢ図
では、この第ルベルの多結晶シリコン（プログラムある
いは制御）ゲート線路２２は線路＋３から横方向に離れ
ているものとして示されている。設計技術が良ければ、
ゲート−基体間容量を小さくするために、第ルベルの多
結晶シリコン（プログラムあるいは制御）ゲート線路２
２は線路１３と一致させてこれに可及的に接近させるこ
とができる。さらに、第１１１ＡＸ　ＩＣ図に示すよう
に、第１レベルの多結晶シリコン（プログラムあるいは
制御）ゲート線路２２には開孔すなわち充電窓４０が形
成されている。

第１図および第１Ａ図には、ソース領域Ｉ４から第１レ
ベル多結晶シリコン（プログラムあるいは制御）ゲート
線路２２の下の領域に向けて横方向に且つ外に向けて伸
びるソース延長部１５と、第ルベルの多結晶シリコン（
プログラムあるいは制御）ゲート線路２２中に形成され
た開孔４０の下に伸びる上記延長部１５と横方向に整列
させられた補助チャンネル部分２０とを具備したソース
領域１４とが示されている。ソース延長部１５はソース
領域１４と同じ導電形式変換体でドープされておシ、一
方、補助チャンネル領域２０は第１Ａ図、第１ｃ図に示
すように基体Ｉｏ中に形成されたチャンネル領域である
。

第！、ＩＡ、ＩＢ、Ｉｃ図に示すように、第２レベル多
結晶シリコン浮動ゲート２４は概してＺ形状に構成され
ておシ、その大部分は第１レベルの多結晶シリコン（プ
ログラムあるいは制御）ゲート線路ｚ２上に位置してお
り、その残りの部分は線路１３中のチャンネル領域１８
上に形成されている。

開孔４０上の浮動ゲート２４の部分は開孔４０中に侵入
しておシ、第１レベル多結晶シリコン・ダート線路２２
を基体１０から絶縁する酸化物層よりも薄い酸化物の薄
層によってチャンネル領域２０から分離されている。ソ
ースとドレンの接触用開孔３２および３４は、ソース領
域１４、ドレン領域１６とそれぞれ直接連通して示され
ている。ソース線路２６は接触用開孔３２を通してソー
ス領域Ｉ４に接触しており、−方、ドレン線路２８は接
触用開孔３４を通ってドレン領域１６と接触している。

第ＨＡ１１Ｂ、ＩＣ図に示すように、ドレンおよびソー
ス線路２Ｂ、２Ｂは絶縁層３８によって第１および第２
レベルの多結晶シリコン層２２．２４から絶縁されてい
る・さらに、第２レベル多結晶シリコン浮動ゲート２４
が形成されると同時に、浮動ゲート２４と同じレベルに
あり、第ルベルの多結晶シリコン層２２から酸化物＠３
６によって絶縁された選択ゲート（語線路）３０も形成
される。

第１．ＩＡ図に示すように、ソース延長部１５は同じ導
電形式変換体によ、ってドープされ、ソース゛領域１４
が形成されるのと同時に形成される。さらに開化４０（
第１Ａ、ＩＣ図）の部分における第２１、、。

レベルの多結晶シリコン層□、２４の下の酸化物の厚み
は約９０〜１２０オンゲスドロ□−ムである点に注目す
６６．ヵ８あ、０□１２、に盲。−ｊＪ：ｒｙｉ２゜、
、、、７．”’　”（１゜ と基板ＩＯとの間にあるゲート酸化物の厚みは約ｌ００
０オングストローム程度であり、第ルベルの多結晶シリ
コン層２２を覆う酸化物層３６の厚みは約２５００オン
グストローム程度である。

第１Ａ、ＩＢ、ＩＣ図に示すように、第２レベルの多結
晶シリコン浮動ゲート２４は窓４０によって形成された
開孔内に被着され、それがマスクおよびエツチングによ
って限定されるとき、後刻ソース領域１４、チャンネル
領域１Ｂ、およびドレン領域Ｉ６として特定される線路
１３上に伸びるように作られる。整列されたゲート装置
を作るには、ソース領域１４およびドレン領域１６のド
ーピングはゲートが形成された後に行なわれるべきであ
る。第２レベル多結晶シリコン浮動ゲート２４が形成さ
れるときに、選択ゲート（語線路）３０も形成される。

これは、浮動ゲート２４と選択ゲート（語線路）３０の
双方を同時に形成するための周知の方法で、第ルベルの
多結晶□、シリコン層２２のマスキングとエラ］■ チングの期間中、：に行なわれる。その後、ドレン線あ
、６よ７−ｅ−ｍ’１ｌｒ２Ｂお□１６えやゆ、□よ・
　１１ ハ約６０００オング艮トロームの他の酸化物層３日（第
１Ａ、ＩＢ、ＩＣ）が形成される。

酸化物層３日を形成した後、装置の表面は適当にマスク
され且つエツチングされ、ソース領域１４およびドレン
領域１６にそれぞれ連通する接触用開孔３２および３４
（第１、ＩＡ図）が形成される。次いでアルミニウムの
層が被着され、それぞれソース線路およびドレン線路と
なる線路２６および２日を形成するためにマスクされ且
つエツチングされる。

第１ＡＸ　ＩＢ、ＩＣ図に示されているように、フィー
ルド酸化物１２が、この構成部分および隣接する同じよ
うな構成部分の周囲を確実に絶縁するために成長によっ
て形成される。

再び第１．ＩＡ、ＩＢ、ＩＣ図を参照すると、最適のト
ンネル効果を得るために、浮動ゲートと基体との間に、
印加された電界のうちの出来るだけ大きな電界が与えら
れるように維持することが重要である。浮動ゲート２４
と補助チャンネル部分２０との間の容量と同様に、浮動
ゲート２４と基体１８との間の容量は出来るだけ大きく
なるようにする必要がある。しかしながら、浮動ゲート
２４とチャンネル延長部２０との間の容量は、窓４０に
ある浮動ゲート２４の下の酸化物層の厚みによって支配
される。この酸化物層の厚みは約９０乃至１２０オング
ストロームの厚み以上に厚くすべきでない。それは厚み
が大きくなると電流密度が減少し、装置を充電するため
により大きな電界あるいは長時間を必要とするからであ
る。

前に述べたように、この発明の前提はプログラム（制御
）ゲート２２（今でｉ第ルベルの多結晶シリコン層）と
浮動ゲート２４（第２レベルの多結晶シリコン層）の位
置が反転している点にある。

従って、第２レベルの多結晶シリコン層（浮動グー））
２４と基体鳳０との間の容量は著しく小さくなる。事実
、２個所の重要な領域、すなわち開化４０（充電部分）
を通ってチャンネル延長部２０に結合する浮動ゲート２
２の部分、およびチャンネル１８に結合する浮動ゲート
２２０部分を除いて、第２レベル多結晶シリコン浮動ゲ
ート２４の下に第ｉレベル多結晶シリコン層２２が介在
していることにより、上記の容量は殆んど無視し得る程
度にまで減少した。上記の後者の部分は充電されると装
置の閾値決定部分の閾値レベルを決定する。充電モード
の容量は開孔４０を通って伸びる浮動ゲート２４の部分
によって表われる。

この発明の他の特徴は、金属あるいは第３レベルの多結
晶シリコン母線２６をソース線路１４と第２レベルの多
結晶シリコン浮動ゲート２４との結合のために追加して
使用されていることである。これは第２レベルの多結晶
シリコン・ゲート２４は母線２６と容易に結合される位
置にあるからである。これは従来技術では得ることので
きなりった特徴の１つである。

次の表は装置の各素子に印加される電圧を示している。

この表では装置の消去、プログラムあるいは書込み、読
出しの各々、について示されている。

この表から明らかなように、第１図の装置のドレン３４
、ソース３２、語線路２２に＋２０ボルトの信号を与え
ることにより装置を消去することができる。

この消去サイクルでは浮動ゲート２４に正電荷を与え、
それによってチャンネル領域１８を低域値（高導電）状
態にする。しかしながら、上の表に示すように、適当な
読出し電圧が与えられない限りチャンネル領域１８を通
って流れる電子は存在しない。

これはアレー中のすべての素子が実際に消去されている
ことを確めるために、装置をチェックする便利な方法を
与えるものである。書込みを行なうためには、プログラ
ム線路２２および語線路３０に２０ボルトの信号が与え
られ、これは事実上、浮動ダート２４に負電荷を与え、
チャンネル領域１８を高閾値（低導電）状態とする。こ
れらの状態のもとでは、浮動グー）２４．ｌ！の負電荷
はチャンネル１８が反１□。ヤケ□−，，２゜えあオ、
ケイヶ２ウッ八■：：。

一ス３２とドレン３４とあ間に導通路は生成されない。

装置の読出し、すなわちセルが高閾値状態にあるか低閾
値状態にあるかを決定するためには、ドレン３４、プロ
グラム線路２２および語線路３０に５ボルトの電圧が与
えられる。導通状態にあれば装置は低閾値状態（高導電
状態）にあることを示す。

く他の実施例の説明〉 次に第２．２Ａ、２Ｂ図を参照する。これらの図には前
述の実施例から発展したこの発明の他の実施例が示され
ている。第１図および第２図で同様な素子に対しては同
じ参照番号が付されている。

第２図に示す装置は、ソースＩ４の延長部分１５が除か
れており、代りにソース１４とドレンＩ６との間にドー
プされた領域４２とドープされた延長部分４３が設けら
れている。同様に独笠したチャンネル領域４４が選択ゲ
ート（語線路）３０の下にある。ドープされた延長部分
４３は第１図に関して説明したのと同様に第ルベル多結
晶シリコ７ン層２２の方向に伸延している。しかしなが
ら、この第２の実施例では、補助のチャンネル領域２０
がドープされた延長部分４３から伸びて設けられており
、そのチャンネル領域２０上に開孔４０が形成されてい
る。この実施例では、第２Ａ図に示すようにソース領域
１４とドレン領域１６とを含む線路１３はチャンネル領
域１日と、ドープされた領域４２、および第１図に現わ
れているチャンネル領域１８とからなっている。

第２Ｂ図は浮動ゲート２４とチャンネル領域２ｏおよび
窓４０との関係を示している。他のすべての点に関して
は、大部分同じように動作し、前の表に示したようにし
て消去、書込み、読出しが行なわれる。

く製造工程〉 次の工程シーケンスは、この発明の装置を製造する方法
の一例を示すものである。

■、線路１３、延長部分１５および補助チャンネル領域
２０（第１図）を含む能動領域を特定する。第２図の実
施例では、これは線路１３、ドープされた領域４２、ド
ープされた延長部分４３および補助チャンネル領域２０
を含んでいる。

２、補助チャンネル領域２０にＮ型不純物を打込み（イ
ンプランテーション）あるいは拡散させる。

３、約１０００オングストロームの厚さに酸化物層３５
を成長させる。

４、第ルベル多結晶シリコン＠２２を被着する。

５、開孔４０を含む第ルベルの多結晶シリコン層２２ヲ
マスクし、エツチングする。

６、マスクを取除き、約２５００オングストロームの厚
さに酸化物層３６を成長させる（この酸化物はチャンネ
ル領域１８上および開孔４０上に被着される）０ ツ、層３６を開孔４０を除くすべての面にわたってホト
レジストでマスクし、開孔４０中の酸化物をエツチング
する。

８、°マスクを除去し、開化４０中および補助チャンネ
ル領域２０上に約９０乃至１２０オングストロームの厚
みの薄い酸化物層を形感する。

９、第２レベルの多結晶ｒリコン層を被着する。

ＩＯ１浮動ゲート２４および撫択ダート（語線路）＋’
ｌ：）ｌ′ °°を形成するために第°′テ“多結晶′す°７層をマ
スクし、エツチングする。、、。

■、以後は標準の処理工程が行なわれ、この処理工程に
はソース領域１４、ドレン領域！６、延長部分１５、独
立したドープ領域４２、ドープ延長部分４３（第２図）
のだめのＮ十拡散、接触用開孔３２および３４の形成、
それに続く線路２６．２Ｂの形成のだめの金属化等が行
なわれる。

第１図および第２図では、単一のセルからなる浮動ゲー
ト・メモリ装置が示されているが、この装置を最大限に
働かせるためには、単一メモリ・セル以上のセルを必要
とする。従って、複数個のこれらの装置を行列に配列し
てアレーを形成して使用することは言う迄もない。この
場合、アレー中の各セルは選択され、また第１図および
第２図に関して説明したように電気的にプログラムされ
、読出される。

【図面の簡単な説明】

第１図はこの発明によって作られたメモリ装置、″ の一実施例の平：面図、 第１Ａ図は第：１：′□１図の装置をＩＡ−ＩＡ線方向
に□　□ 見た断面図）１１・ 第１Ｂ図は第１図の装置をＩＢ−ＩＢ線方向に見た断面
図、 第１Ｃ図は第１図の装置をＩｃ−’ＩＯ線方向に見た断
面図、 第２図はこの発明によって作られたメモリ装置の他の実
施例の平面図、 第２Ａ図は第２図の装置を２Ａ−２Ａ線方向に見た断面
図、 第２Ｂ図は第２図の装置を２Ｂ−２Ｂ線方向に見た断面
図である。 １０・・・基体（半導体本体）、１４・・・ソース（第
１のドープされた領域）、１６・・・ドレン（第２のド
ープされた領域）、１５．２ｏ・・・延長部分、２２・
・・多結晶シリコンの第１の層、２４・・・多結晶シリ
コンの第２の層、１日・・・チャンネル領域、４ｏ・・
・充電用窓。 特許出願人　　　アールシーニー　コーポレーション化
　理　人　　清　水　　　壱　ほか２名７１４図 ↑Ｂ図

Claims (1)

1. 【特許請求の範囲】 ＋１．１　　第１の導電形式の半導体材料の本体を有し
   、該半導体材料の本体中にはその表面部分において第２
   の導電形式の第１および第２のドープされた領域が形成
   され、これら第１および第２のドープされた領域は互い
   に離れていて、これらドープされた領域間に電流を流通
   させるために上記ず導体材料の本体中の上記各領域間に
   チャンネル領域を特定し、また上記半導体材料の本体は
   、これから絶縁された多結晶シリコンの第１の層と、上
   記チャンネル領域と多結晶−シリコンの第１の層の双方
   コンの第２の層とを有し、 上記ドープされた領域の１つに隣接して延長された部分
   が配置されておシ、この延長された部分は上記ドープさ
   れた領域に隣接する第２の導電形式の第１の部分と、こ
   の第１の部分に隣接する第１の導電形式の第２の部分と
   を有し、 多結晶シリコンの第１の層は上記延長された部分の第２
   の部分上に上記ドープされた領域およびチャンネル領域
   に隣接して配置された線路であり、上記多結晶シリコン
   の第１の層には上記延長された部分の第２の部分と整列
   して充電用窓が形成されておシ、 多結晶シリコンの第２の層は多結晶シリコンの第１の層
   の１一部およびチャ゛−ンネル領域の双方を覆って伸び
   ておシ、且つ上記延長された部分の第２の部分に結合す
   るために上記充電用窓を通って伸びている、浮動ダート
   ・メモリ装置。