JPS5818000B2 - デ−タ変換システム - Google Patents

Description

【発明の詳細な説明】 例えばダイナミック・シフトレジスタ等のダイナミック
記憶装置において、読取り又は書込みのために記憶セル
がアクセスされるデータ転送速度は固定されている。

従ってダイナミック記憶装置を使用する時、そのデータ
転送速度がその記憶装置の使われるデータ・システムと
一致するように、ダイナミック記憶装置が設計される必
要がある。

ダイナミック記憶装置のデータ転送速度の増加は、各記
憶セルがより小さい事を可能にする。

従ってデータ転送速度の増加とともに、与えられた面積
内でより高密度の記憶セルが得られる。

この記憶セル密度の増加により、チップ上でより小さな
面積しか必要とされないので、メモリの費用は減少する
。

従って例えばダイナミック・シフトレジスタ等のダイナ
ミック記憶装置を使用する時に経済的なメモリ・サイズ
を得るために、ダイナミック・シフトレジスタのデータ
転送速度は比較的高い周波数で動作するデータ・システ
ムを要求した。

しかしマイクロプロセッサと共に使用されるようなデー
タ・システムにおいて、システムは比較的高い周波数で
動作しない。

従って比較的高いデータ転送速度を持つダイナミック記
憶装置の所望の経済的な使用はこれまでマイクロプロセ
ッサ・システムと両立しなかった。

これはマイクロプロセッサ・システムが比較的低い周波
数で動作しそのため比較的低いデータ転送速度を要求し
たからである。

従ってマイクロプロセッサ・システムを用いると、ダイ
ナミック記憶装置の記憶セル密度はかなり低（なければ
ならず、その結果チップ上で比較的大きな面積を必要と
する。

これは費用を増加させ、ダイナミック・シフトレジスタ
の経済性を打ち消してしまう。

本発明は、経済的なメモリ・ザイズを得るように比較的
高い周波数で動作し一方データ転送速度よりもずっと低
い周波数でデータの書込みやデータの読取りを行なうダ
イナミック記憶装置を与える事によって、以上の問題を
満足のゆくように解決する。

本発明は、ダイナミック記憶装置の完全な走査の各々に
おいて（１又は２以上の記憶セルから成る）記憶セル装
置のブロックの群の各々の中で１ブロツクだけをアクセ
スする事によって、上記の動作を行なう。

これはデータがマイクロプロセッサ・システムの動作す
る周波数でダイナミック記憶装置から読取られたりダイ
ナミック記憶装置に書込まれたりする一方経済的に望ま
しい高い記憶セル密度を得る事を可能にする。

読取り又は書込みの速度はデータ転送速度の何分の１か
であり、ブロックの群の各々に存在する記憶セルのブロ
ックの数に依存する。

例えば各群に記憶セル装置のブロックが１６個存在し６
４０群がＩＫメモリを形成するならば、完全な走査の各
々の間に６４個のブロック（その各々は前にアクセスさ
れたブロックから１６ブロツク離れている）がアクセス
されるであろう。

各完全な走査の終了後、１６個のブロックから成る各群
の他のブロックがアクセスされ、次の完全な走査中に他
の６４個のブロックがアクセスされるであろう。

従って読取り又は書込み速度はダイナミック記憶装置の
データ転送速度の１６分の１である。

本発明の目的は走査速度よりも低速度でダイナミック記
憶装置からのデータの読取り及びデータの書込みを行な
う事である。

本発明の他の目的はデータ転送速度の何分の１かの速度
までダイナミック記憶装置の読取り及び書込みを行なう
事である。

本発明の更に他の目的はダイナミック記憶装置の走査速
度よりも低い速度を持つマイクロプロセッサ・システム
と共にダイナミック記憶装置を使用する事である。

図面、特に第１図を参照すると、メモリ１０が示されて
いる。

メモリ１０は２５６個のＣＣＤ直列メモリ（これらはダ
イナミック・シフトレジスタである）から構成される。

ＣＣＤ直列メモリ１１は２５６個のＣＣＤ直列メモリの
最初のもの、ＣＣＤ直列メモリ１２は２５６個のＣＣＤ
直列メモリの最後のものである。

他の２５４個のＣＣＤ直列メモリは示されていない。

メモリ１０の各ＣＣＤ直列メモリ１１及び１２等は１０
２４バイトの容量である。

１バイトは８ビツトである。

各バイトは記憶セルから成っている。

各バイトは好ましくは８ビツトを含み各ビットは記憶セ
ルであるが、各バイトは１又は任意の数のビットを含む
事もできる。

第３図に示されるように、各ＣＣＤ直列メモリ（２つが
第１図の１１及び１２に示される）は、記憶セルのブロ
ック１６個から成る群に分割される。

各６４個の群の各１６ブロツクは０から１５まで番号付
けられ、ブロックＯは位置０で最初に来る。

例えば第３図に示されるように最初の群のブロック０は
位置０に存在し、第２番目の群のブロック０は位置１６
に存在する。

従って６４個の群が存在するので、ブロックＯはＣＣＤ
メモリ全体にわたって６４回存在する。

ＣＣＤ直列メモリ（その２つが第１図の１１及び１２に
示される）を１６個のブロックから成る群に分割する事
によって、メモリ１０の各ＣＣＤ直列メモリのデータ転
送速度はクロック速度の１６分の１になる。

従って６４個の群の各々のブロック０が、例えばＣＣＤ
直列メモリ１１の１走査の間に読取り又は書込みのため
に順次にアクセスされる。

次にＣＣＤ直列メモリ１１の次の走査の間に、６４個の
群のブロックｌの各々が読取り又は書込みのために゛ア
クセスされる。

こうしてＣＣＤメモリ１１中に記憶された全データを読
取るか又はそこに全部新しいデータを書込むために１６
回のＣＣＤメモリ１１の完全な走査が行なわれるであろ
う。

データが読み出されるのと同じ速度でＣＣＤ直列メモリ
中にデータを書込む必要がある。

これは、各群の正しいブロックから順次にデータが読取
られる事を保証する。

第２図の回路は、そこからデータが読取られるか又はそ
こへデータが書込まれるメモリ１０のＣＣＤ直列メモリ
１１及び１２等の１つの特定のブロックを制御する。

第２図の回路は、アドレス信号に応じて１６個のブロッ
クのうち８個だけがアクセスされるようにブロック０−
１５をアクセスするシーケンスを制御する。

ここでアクセスは、カウンタ１４の入力りに対するアド
レス信号の状態に依存してブロック０又はブロック８の
いずれかで最初に開始する。

カウンタ１４の適当な例はＴＩによりモデル５Ｎ７４１
９３として販売されている同期４ビツト・アップ／ダウ
ン・カウンタである。

カウンタ１４の入力りへのアドレス信号が低レベルの時
、ブロックＯが最初のブロックであり、その結果ブロッ
ク０−７がアクセスされる。

カウンタ１４の入力りへのアドレス信号カ高レベルの時
、ブロック８がデータの読取られるか又はデータの書込
まれる最初のブロックであり、更にブロック９から１５
までがこの高アドレス信号に応じてアクセスされる。

カウンタ１４は、そのＡ、Ｂ及びＣ入力が接地され、そ
のＣＮＴ ＤＮ入力が＋５ｖの電位に接続される。

カウンタ１４は、そのＱＡ、ＱＢ。ＱＣ及びＱＤ比出力
各々が比較回路１５のそれぞれＡＯ２ＡＩ、Ａ２及びＡ
３人力へ接続されている。

比較回路１５の一つの適当な例はＴＩによりモデル５Ｎ
７４８５として販売されている４ビット振幅比較回路で
ある。

比較回路１５は、その人力ＢＯ，Ｂｌ、Ｂ２及びＢ３が
それぞれ４ビツト・カウンタ１６の出力ＱＡ、ＱＢ、Ｑ
Ｃ及びＱＤに接続されている。

カウンタ１６の一つの適当な例はＴＩによりモデル５Ｎ
７４１６１として販売されている同期４ビツト・カウン
タである。

カウンタ１６は、その人力Ａ、Ｂ、Ｃ及びＤが接地され
、入力Ｐ、Ｔ及びＬＤが＋５ｖに接続されている。

カウンタ１６は、特定の周波数でカウンタ１６をクロッ
クするための発振器（図示せず）からのクロック信号を
入力ＣＫで受は取る。

その周波数は、メモリ１０のＣＣＤ直列メモリ１１及び
１２等がクロックされる周波数である。

この周波数はＣＣＤ直列メモリが再充電（ｒｅｃｈａｒ
ｇｅ ）され走査される速度でもある。

カウンタ１６（第２図）は発振器からのクロック信号に
従って０から１５まで計数し次に再びＯから計数を開始
する。

カウンタ１６の入力ＣＫにおけるクロック信号の正への
遷移はカウンタ１６に１を計数させる。

従ってカウンタ１６は、ＣＣＤメモリの各々のブロック
Ｏから１５までがアクセスされる速度と同じ速度で計数
している。

前に述べたように、カウンタ１４（第２図）はカウンタ
１４の入力りのアドレス信号の状態に従ってカウントＯ
又はカウント８のいずれかに最初セットされる。

入力りのこのアドレス信号は、カウンタ１４の入力ＬＤ
に供給されるロード信号が低レベルに行く時、カウンタ
１４にロードされる。

これはメモリ１０のいかなるアクセスにも先立って生じ
る。

カウンタ１６（第２図）は、出力ＱＡ、ＱＢ。

ＱＣ及びＱＤの各々がデコーダ１８へも接続される。

デコーダ１８は、その出力線１９がアンド・ゲート２０
への１つの入力として接続されている。

テ゛コーダ１８は、カウンタ１６の出力ＱＡ。

ＱＢ、ＱＣ及びＱＤのそれぞれに接続された反転回路２
１，２２，２３及び２４を含む。

反転回路２１−２４の出力はテ゛コーダ１８のアンド・
ゲート２５への入力として接続される。

従ってカウンタ１６がゼロのカウントの時だけアンド・
ゲート２５の出力は高レベルである。

この時、各反転回路２１〜２４の出力が高レベルにある
のでアンド・ゲート２５は高レベルを出力する。

反転回路２４の出力は線２５′によってカウンタ２６及
び２７の各々の入力ＣＫへも接続される。

各カウンタ２６及び２７の適当な例はカウンタ１６と同
じである。

各カウンタ２６及び２７は入力Ａ、Ｂ、Ｃ及びＤが接地
され、入力Ｐ及びＬＤが＋５ｖに接続される。

カウンタ２６は入力Ｔが＋５ｖに接続され、カウンタ２
７は入力Ｔがカウンタ２６のキャリー出力ＣＡＲＲＹに
接続される。

カウンタ２７は、カウンタ２６が１６計数する度に１を
計数する。

これは各カウンタ２６及び２７が入力Ｔ、Ｐ及びＬＤが
高レベルの時だけ計数を行ない、そしてカウンタ２６の
キャリー出力ＣＡＲＲＹは１５のカウントでだけ高レベ
ルになり００カウントで下がるからである。

従ってカウンタ２７はカウンタ２６の各１６カウントご
とに１回だけ計数できる。

カウンタ１６のカウントが１５からＯに行（度に、高レ
ベル信号の前縁が各カウンタ２６及び２７の入力ＣＫに
到達する。

というのはこの時カウンタ１６の出力ＱＤが低レベルに
なり、反転回路２４の出力が上昇するからである。

こうして反転回路２４からの高レベル信号の正への遷移
の前縁に応じて、カウンタ２６は発振器からのクロック
信号の速度で１６個のブロックが走査される度に１を計
数する。

これはブロックの１つに関スるデータが読取られるか又
は書込まれた時である。

カウンタ２７はカウンタ２６が１６を計数する度に１を
計数する。

即ちカウンタ２６が１５を計数している時、カウンタ２
７は反転回路２４からの高レベル信号の前縁を受は取っ
て１を計数する。

従ってカウンタ２６は１６個のブロックの群が１つアク
セスされる度に１を計数し、カウンタ２７は１６個のブ
ロックの群が１６個アクセスされるごとに１を計数する
。

従ってカウンタ２６の出力ＱＡ、ＱＢ 、ＱＣ及びＱＤ
並びにカウンタ２７の出力ＱＡ及びＱＢは、データがメ
モリ１０のＣＣＤ直列メモリ１１及び１２の１つに書込
まれるか又は読取られる事を６４回計数した後再び、全
部０になる。

これは例えばブロック０（第３図）の全部についてのデ
ータが全て読取られるか又は書込まれた時である。

。カウンタ２６及び２７の出力はデコーダ２８に接続さ
れ、その出力２９はアンド・ゲート２０の他の入力とし
て接続されている。

デコーダ２８の出力は、カウンタ２６及び２７の両者が
ゼロのカウントの時だけ高レベルである。

従ってアンド・、′ゲート２０はデコーダ１８及びデコ
ーダ２８の両者が高レベル信号を供給する時のみ高レベ
ル信号を供給し、各カウンタ１６，２６及び２７がゼロ
のカウントである事を示す。

これは発振器からの各１０２４個のクロック信号の間に
１度だけ生じ、。

全ＣＣＤ直列メモリの走査が完了した時である。

カウンタ２６の出力ＱＡ、ＱＢ、ＱＣ及びＱＤ並びにカ
ウンタ２７の出力ＱＡ及びＱＢは、それぞれデコーダ２
８の反転回路３０，３Ｌ３２゜３３．３４及び３５に接
続されている。

□反転回路３０−３５の出力はデコーダ２８
のアンド・ゲート３６に接続される。

従ってアンド・ゲート３６は、各カウンタ２６及び２７
がゼロのカウントの時にのみ反転回路３０−３５の全て
から高レベル入力を受は取る。

従ってアンド・ゲーくト３６は、各カウンタ２６及び２
７がゼロのカウントの時にのみデコーダ２８の出力線２
９に高レベルを与える。

アンド・ゲート２０はセット信号を出力とじて発生する
。

第４図のタイミング図に示されるように、セット信号は
線１９及び２９上の信号が上昇する時にだけ上昇し、線
１９及び２９上の信号が高いレベルにある限りそのレベ
ルに留まっている。

デコーダ２８の出力線２９上の信号が高く且つデコーダ
１８の出力線１９が高レベルの期間だけセット信号は高
レベルである。

セット信号はセット／リセット・フリップ・フロップ３
７のＳ入力に供給される。

フリップ・フロップ３７のＣＫ大入力、発振器からのク
ロック信号を入力として受は取る反転回路３８の出力を
受は取っている。

従ってクロック信号の負への遷移が、フリップ・フロッ
プ３７のＳ入力の信号をＱ出力へ転送する。

従って第４図のタイミング図に示されるように、フリッ
プ・フロップ３７のＱ出力における開始信号はセット信
号が上昇した後発振器の半サイクル経過後上昇する。

開始信号はセット／リセット・フリップ・フロップ３９
のＳ入力に供給される。

フリップ・フロップ３９のＣＫ大入力、発振器からのク
ロック信号を入力とする反転回路４０の出力を受は取る
。

従って第４図のタイミング図に示されるようにフリップ
・フロップ３９のＱ出力におけるカウント信号は、フリ
ップ・フロップ３７のＱ出力か艶の開始信号が上昇した
後、発振器の１サイクル経過後に上昇する。

フリップ・フロップ３９のＱ出力からのカウント信号は
アンド・ゲート４１への１つの入力として供給される。

アンド・ゲート４１は発振器から他の入力としてクロッ
ク信号も受は取る。

アンド・ケ−） ４１への３番目の入力はアンド・ゲー
ト２０からのセット信号である。

フリップ・フロップ３９のＱ出力からのカウント信号が
高くなる時、アンド・ゲート２０の出力からの七ッＩ・
信号はすでに低い。

これはフリップ・フロップ３９のＱ出力が、カウンタ１
６のカウントを０から１へ進ませるクロック信号の負へ
の遷移の時に上昇するからである。

カウンタ１６が１のカウントに進む時、デコーダ１８の
出力は低下し、アンド・ゲート２０は２つの高レベル入
力を持たなくなり、そのためアンド・ゲート２０の出力
の七ツト信号は低下する。

従ってアンド・ゲート４１はこの時３つの高レベル入力
を持たない。

アンド・ゲート２０の出力は、各カウンタ１６゜２６及
び２７がゼロのカウントになる２までは再び高くならな
い。

これは発振器で１０２４個のクロック信号が作られた後
でしか起きない。

後ってアンド・ゲート２０の出力からのセット信号が再
び高（なる前に、ＣＣＤ直列メモリは１回の完全な走査
をする。

従ってアンド・ゲート４１の出力は、動作の始まりから
ＣＣＤ直列メモリの１回の完全な走査が行なわれるまで
、低レベルにある。

その後アンド・ゲート４１の出力は上昇する。

アンド・ゲート４１の出力は反転回路４２０入力に接続
され、その反転回路の出力はカウンタ１４の入力ＣＮＴ
ＵＰに接続される。

アンド・ゲート４１の出力が高くなる時、反転回路４２
の出力は低くなるが、これはカウンタ１４の出力に影響
を与えない。

しかしアンド・ゲート４１の出力が低くなる時、反転回
路４２の出力は高レベルになり、カウンタ１４の入力Ｃ
ＮＴ ＵＰへのこの立ち上がり信号はカウンタ１４の
カウントを１だけ進める。

もしカウンタ１４の入力りのアドレス信号が低い事によ
ってカウンタ１４が最初ゼロのカウントにセットされて
いたとすれば、カウンタ１４は１０カウントに進む。

もしカウンタ１４の入力りに高レベル信号が供給される
事によってカウンタが。

８にセットされていたならば、カウンタ１４はアンド・
ゲート４１の出力が低レベルになった最初の時に９のカ
ウントに進む。

アンド・ゲート４１の出力は発振器の１０２４サイクル
ごとに高くなる。

従ってカウンタ１４の。カウントはメモリ１０のＣＣＤ
直列メモリの完全な走査ごとに１増加する。

カウンタ１４のカウントにおけるこの変化は、フリップ
・フロップ３９のＱ出力のカウント信号が高くなった後
者カウンタ１６，２６及び２７が。

ゼロになる事に応答して常に生じる。

こうしてカウンタ１４は、クロック信号を発生する発振
器の１０２４サイクルごとに１をカウントする。

比較回路１５は一致信号を発生する。

この信号はカウンタ１４及び１６が同じ出力を発生する
時・に高レベルになる。

カウンタ１４は１０２４個のクロック信号ごとに１カウ
ントだけ変更されるので、比較回路１５は各１０２４個
のクロック信号の間に６４回高レベルの一致信号を発生
する。

もしカウンタ１４が最初例えば０のカウントにセットさ
れているならば、比較回路１５はカウンタ１６がＯのカ
ウントになるごとに高レベルの一致信号を発生する。

カウント０におけるこの高レベル一致信号はＣＣＤ直列
メモリ１１及び１２等の１つにおいて６４個のブロック
０のうち１つをアクセスするために使われる。

こうして、６４回の高レベル一致信号は、ＣＣＤ直列メ
モリの１回の完全な走査サイクルの間に６４個のブロッ
クＯ（第３図参照）のアクセスを生じさせる。

カウンタ１４がカウントＯからカウント１へ進められる
時、比較回路１５からの一致信号はカウンタ１６がカウ
ント１になるごとに高レベルになる。

その結果１回の完全な走査サイクルの間に６４個のブロ
ック１がアクセスされる。

この事はカウンタ１４が最初カウント０にセットされた
時に０から７までの各ブロックに関して反復され、カウ
ンタ１４が８のカウントに最初にセットされた時には８
から１５までの各ブロックに関して反復される。

データが読取られるか又はデータが書込まれるべきメモ
リ１０のＣＣＤ直列メモリはアドレス・デコーダ（図示
せず）の出力に従って選択される。

アドレス・デコーダは８ビツトの入力アドレスを解読し
５ＥＬＯから５ＥＬ２５５（第１図）に至る２５６の出
力を選択する。

５ＥＬＯ信号が高の時、ＣＣＤ直列メモリ１１がそこに
書込まれるべきデータ又はそこから読取られるべきデー
タを有している。

アドレス・デコーダからの５ＥＬ２５５信号が高の時、
ＣＣＤメモリ１２が書込まれるべきデータ又は読取られ
るべきデータを有している。

アドレス・デコーダからの他の２５４の信号は、メモリ
１０の他の２５４個のＣＣＤ直列メモリを選択するため
に使用される。

５ＥＬＯ信号はアンド・ゲート５０への１人力として供
給される。

５ＥＬＯ信号はアンド・ゲート５１への１入力としても
供給される。

アンド・ゲート５０は、他の入力として ＭＥＭＲＱ信号、開始信号、二数信号及び書込み信号を
有する。

アンド・ゲート５０の出力が高レベルであるためには、
アンド・ゲート５０の全入力が高レベルでなければなら
ない。

ＭＥＭＲＱ４ｉ号はメモリ１０へのアクセスが望まれる
時に高レベルになる。

ＭＥＭＲＱ信号はカウンタ１４（第２図）がロードされ
る以前に高レベルになってはならない。

なぜならカウンタ１４はメモリ１０のアクセスに先立っ
てロードされなければならないからである。

前述の如く、フリップ・フロップ３７のＱ出力における
開始信号は、アンド・ゲート２０の出力端からのセット
信号が立ち上がった後発振器の半サイクル経過後に立ち
上がる。

開始信号はＭＥＭＲＱ信号が高レベルにある限り高レベ
ルに留まる。

一致信号は比較回路１５によって作られ、クロック信号
が１６回立ち上がるごとに１回立ち上がる。

こうして前述の如（、一致信号は５ＥＬＯ信号が高の時
ＣＣＤメモリ１１中のブロック０−１５のどれが書込み
のためにアクセスされるかを決定する。

書込み信号はメモリ１０のＣＣＤ直列メモリの１つにデ
ータが書込まれるべき時に高レベルになる。

従って書込み信号が高レベルで、開始信号及びＭＥＭＲ
Ｑ信号が既に高レベルにある時５ＥＬＯ信号が立ち上が
ると、一致信号がアンド・ゲート５０が高レベルになる
時を制御する。

アンド・ゲート５０の出力はアンド・ゲート５２へ１人
力として供給される。

アンド・ゲート５２はもう一方の入力として計算機から
データ入力信号を受は取る。

アンド・ゲート５２の出力はオア・ゲート５３０１人力
である。

オア・ゲートの出力はＣＣＤ直列メモリ１１に接続され
る。

従ってアンド・ゲート５０の出力が高レベルの時、デー
タ入力信号はアンド・ゲート５２及びオア・ゲート５３
を経てＣＣＤ直列メモリ１１へ供給される。

ＣＣＤ直列メモリ１１の出力線５４はアンド・ゲート５
１へ１人力として接続され、また循環線５５を経てアン
ド・ゲート５６の１人力として接続される。

アンド・ゲート５６の他の入力は反転回路５７の出力で
ある。

反転回路５７はアンド・ゲート５０の出力に接続され、
その出力は常にアンド・ゲート５０の出力と反対になる
。

従ってアンド・ゲート５０が高レベルの時、反転回路５
７の出力は低レベルにあり、アンド・ゲート５６がメモ
リ１１の出力をオア・ゲート５３（その１入力はアンド
・ゲート５６の出力である）を経てメモリ１１０入力に
循環させる事を禁止する。

ＣＣＤ直列メモリ１１の正しいブロックにデータを書込
む事は一致信号及びクロック信号によって制御される。

例えばカウンタ１６（第２図）が０のカウントの時一致
信号が立ち上がるならば、この時ブロック０（第３図）
の１つが線５４及び循環線５５を経て出力を供給してい
る。

一致信号が立ち上がるので、データ入力信号はアンド・
ゲート５２及びオア・ゲート５３を経てＣＣＤ直列メモ
リ１１に供給される。

次のクロック信号の立ち上がりの時ブロック０はデータ
入力信号を受は取るような位置にシフトされ、それによ
ってデータ入力信号はブロック０に書込まれる。

この時ＣＣＤ直列メモリ１１のブロック１０１つがシフ
トされ、その出力をＣＣＤ直列メモリ１１の出力線５４
を経て供給する。

このように一致信号が立ち上がる時、書込みデータはＣ
ＣＤ直列メモリ１１に供給され、ブロック０への書込み
のためにラッチされる。

しかし次のクロック信号の立ち上がりが生じるまでは、
それはブロック０に書込まれない。

というのはその立ち上がりによってブロック０が、ラッ
チされたデータを受は取る事のできる位置まで進められ
るからである。

一致信号が１６個のブロックごとに１回そしてカウンタ
１６がＯのカウントになる時に生じるならば、ＣＣＤ直
列メモリ１１の最初の完全な走査の間にデータはブロッ
クＯの各々に書込まれる。

引き続く各走査の間にデータは各群の次のブロックＯ−
７に書込まれる。

即ちブロック■の各々はＣＣＤ直列メモリ１１の２番目
の完全な走査の間にデータが書込まれる。

例えばＣＣＤ直列メモリ１１のブロック０−７へのデー
タの書込みを完了した後、計算機はＭＥＭＲＱ信号を低
レベルにし、ＭＥＭＲＱ信号を高レベルにする。

これはカウンタ１４が更に計数するのを停止させるため
に必要である。

ＭＥＭＲＱ信号の反転信号であるＭＥＭＲＱ信号は、ア
ンド・ゲート５８への２人力のうちの１つである。

アンド・ゲート５８の出力はフリップ・フロップ３７の
Ｒ人カへ接続される。

アンド・ゲート５８の他の入力は、アンド・ゲート２０
からのセット信号を入力として受は増る反転回路５９の
出力である。

セット信号は、１０２４回のクロツク信号に１回、各カ
ウンタ１６，２６及び２７が０のカウントの時に立ち上
がるので、アンド・ゲート５８の出力はＭＥＭＲＱ信号
か尚レヘルでカウンタ１６，２６及び２７のどれかが０
のカウントになし・時に高レベルにある。

ＣＣＤ直列メモリ１１のブロック０−７のアクセスが完
了した時、計算機はＭＥＭＲＱ信号を高レベルにし、そ
の結果カウンタ１６，２６及び２７のどれかが００カウ
ントにない時（カウンタ１６．２６及び２７の１つが０
でない事しか必要でない）フリップ・フロップ３７０Ｒ
入力が高レベルになる。

フリップ・フロップ３７のＲ入力の高レベル信号は、ク
ロック信号が次に低になる時Ｑ出力へ転送される。

なぜなら反転回路３８がクロック信号の立ち下がりを立
ち上がり信号に反転してフリップ・フロップ３７のＧＫ
大入力与えるからである。

フリップ・フロップ３７のＱ出力はフリップ・フロッグ
３９のＲ入力に接続される。

従って開始信号が立ち下がった後１クロツク・サイクル
経過して、フリップ・フロップ３９のＱ出力が立ち下が
る。

このため他のいかなる信号がカウンタ４４のカウントを
変化させる事も阻止される。

もし次にＣＣＤ直列メモリ１１のブロック８−１５に書
込む事を望むならば、カウンタ１４の入力ＬＤへのロー
ド信号が低レベルの時に８のカウントをカウンタ１４に
ロードするために入力りに高レベル信号が供給される。

次にメモリ１０をアクセスするために計算機がＭＥＭＲ
Ｑ信号を立ち上がらせる事が再び必要となる。

セット信号、開始信号及びカウント信号が前に述べたよ
うに再び立ち上がる。

従ってカウンタ１４は、各カウンタ１６，２６及び２７
が０のカウントになった後クロック信号を１０２４回カ
ウンタ１６がそのＣＫ大入力受は取るまでは９０カウン
ト′に進められない。

ＣＣＤ１列メモリ１１のブロック８−１５への書込みが
完了した時、計算機は再びＭＥＭＲＱ信号を高レベルに
しＭＥＭＲＱ信号を低レベルにする。

これは前述の如（カウンタ１４のカウント動作を停止さ
せる。

メモリ１０の任意の他のＣＣＤメモリの書込みが次に行
なわれ得る。

こうしてメモリ１０のＣＣＤメモリが希望通りに任意の
順序でアクセスできる。

同様にカウンタ１４が正しいカウント・セットを有して
いれば、ブロック０−７又はブロック８−１５のいずれ
にもデータを書込む事ができる。

ＣＣＤ直列メモリ１２はアドレス・デコーダからの５Ｅ
Ｌ２５５信号が高レベルになる事によってアクセスされ
る。

該信号はアンド・ゲート６１への５つの入力の１つであ
る。

アンド・ゲート６１は、アンドゲート６１が５番目の入
力として５ＥＬＯでなく５ＥＬ２５５信号を受は取る事
を除けば、アンド・ゲート５０と同じ入力を受は取る。

従ってアンド・ゲート５０と同様に一致信号に従ってア
ンド・ゲート６１は出力を立ち上がらせる。

アンド・ゲート６１はアンド・ゲート６２に、アンド・
ゲート５０がアンド・ゲート５２に接続されるのと同様
の方式で接続される。

アンド・ゲート６２の他の入力はデータ入力信号であり
、データ入力信号はオア・ゲート６３を経てＣＣＤメモ
リ１２へ供給される。

ＣＣＤ直列メモリ１２の出力線６４はアンド・ゲート６
５０１人力に接続され、又アンド・ゲート６７の１人力
へ循環線６６を経て接続される。

アンド・ゲート６１が高レベルになりアンド・ゲート６
２へ供給されるデータ人力信号によってＣＣＤ直列メモ
リ１２ヘデータが書込まれる時、アンド・ゲート６７は
反転回路６８の出力によって禁止される。

アンド・ゲート５１は他の人力として書込み信号を有す
る。

書込み信号は書込み信号の反転信号である。

従って書込み信号及び書込み信号のうち１つだけが任意
の時刻に高レベルにある。

書込み信号は、メモリ１０のＣＣＤメモリの１つから情
報を読取る事を望む時、高レベルになる。

もし５ＥＬＯ信号及び書込み信号が高レベルならば、デ
ータはＣＣＤ直列メモリ１１から読取られるであろう。

ＣＣＤ直列メモリ１１からの全データは、ＣＣＤ直列メ
モリ１１に供給される各クロック信号の立ち上がりによ
って順次に出力線５４ヘクロツクされる。

ＣＣＤ直列メモリ１１からの各出力信号は線５４及び５
５を経てアンド・ゲート５６へ送られる。

アンド・ゲート５０の出力は書込み信号が低のためこの
時常に低であり、そのため反転回路５７の出力は常に高
レベルである。

従ってＣＣＤ直列メモリ１１の出力からの任意の高レベ
ル信号は、線５４．５５及びアンド・ゲート５６及びオ
ア・ケート５３によって、それが取り出された同じブロ
ックに周知の方式で循環される。

従って循環線５５上のデータは、それが取り出された同
じブロックヘクロツクされるクロック信号の次の立ち上
がりの時まで、ＣＣＤ直列メモリ１１にラッチされる。

例えばＣＣＤ直列メモリ１１からの線５４への」出力が
もし論理１ならば、論理ｌがＣＣＤ直列メモリ１１へ戻
されるであろう。

もし線５４への出力が論理０ならば、論理ＯがＣＣＤ直
列メモリ１１へ戻されるであろう。

というのはアンド・ゲート５６の出力が低だからである
。

従ってアンド・・ゲート５０の出力が低の時は、アンド
・ゲート５６の出力は常に循環線５５からの入力に依存
する。

アンド・ゲート５１の出力はオア・ゲート６９へ供給さ
れる。

オア・ゲート６９は、アンド・ゲシ−１−６５の出力及
びメモリ１０の他の２５４個のＣＣＤメモリの各々のア
ンド・ゲートの出力を受は取る。

アンド・ゲート６５は書込み信号、５ＥＬ２５５信号及
びＣＣＤメモリ１２の出力を入力として受２け取る。

オア・ゲート６９へ接続された他の全てのアンド・ゲー
トも書込み信号を入力として有する。

他の入力は特定のＣＣＤメモリに関するアドレス・デコ
ーダからのアドレス信号である。

オア・ゲート６９に接続された他の２５４個のアンド・
ごゲートの各々への第３の入力は、特定のＣＣＤメモリ
の出力て゛ある。

従ってオア・ゲート６９に接続された２５６個のアンド
・ゲートのうち１つだけが、データの読取られる間、高
レベル信号を持つ。

これはアドレＪス・デコーダからの５ＥＬＯ乃至５ＥＬ
２５５信号のうち１つだけが高レベルだからである。

例えば５ＥＬＯ信号が高レベルの時、アンド・ゲート５
１はＣＣＤメモリ１１中の１０２４個のブロックの各々
に関しＣＣＤメモリ１１の出力を４オア・ゲート６９へ
送る。

オア・ゲート６９の出力はアンド・ゲート７０への４つ
の入力の１つである。

アンド・ゲートγ０への他の入力は開始、一致及びＭＥ
ＭＲＱの諸信号である。

例えば一致信号は、アンド・ゲート７０の出力にデータ
出力信号として供給されるＣＣＤメモリ１１からのデー
タの１６ブロツクから成る各群の特定のブロックを制御
する。

従ってＣＣＤ直列メモリ１１へ１６個のクロック信号が
供給される間にブロック０−１５のうち１つのブロック
だけがアクセスされる。

ブロック０−１５のうち他の１５個のブロックからのデ
ータはアンド・ゲート７０を通過しない。

ブロック０−１５に対応して常に０から１５まで計数し
ているカウンタ１６の出力が、（発振器からクロック信
号が１０２４回送られて来た後その出力を１カウントだ
け変化させる）カウンタ１４によりセットされた出力と
同一である時にのみ、比較回路１５からの一致信号が高
レベルになる。

５ＥＬＯ信号が高レベルの時、ＣＣＤ直列メモリ１１の
ブロックＯ−７又は８−１５のみがアンド・ゲート７０
を経てデータ出力信号としてデータを供給できる。

もしＣＣＤ直列メモリ１１のブロック０−７がデータ出
力信号を供給しているならば、カウンタ１４が７のカウ
ントに進んだ後に各カウンタ１６ 、２６及び２７がＯ
のカウントになる時、計算機はＭＥＭＲＱ信号を高レベ
ルにする。

ＭＥＭＲＱ信号が立ち上がる時、開始及びカウントの信
号は以前説明したように立ち下がる。

従って各カウンタ１６，２６及び２７がゼロになる時に
クロック信号が立ち上がった後立ち下がる時、カウンタ
１４が８のカウントに進んだとしても、カウンタ１６が
８のカウントに達し高レベル一致信号が生じる以前にＭ
ＥＭＲＱ信号は低レベルになっている。

従ってもしＣＣＤ直列メモリ１１のブロック８−１５又
はメモリ１０の他の任意のＣＣＤ直列メモリのブロック
８〜１５が次のデータ出力信号を供給すべきであるなら
ば、カウンタ１４は８０カウントにロードされる。

もしＣＣＤ直列メモリ１１のブロック８−１５がデータ
出力信号を供給すべきならば、アドレス・デコーダから
の出力信号に何の変化もなく、５ＥＬＯ信号は高レベル
のままである。

しかしながらもし他のＣＣＤ直列メモリがそのブロック
８−１５に次のデータ出力信号を供給させるべきならば
、正しいアドレス信号を供給するためにアドレス・デコ
ーダへの８ビツト入力は変更されなければならない。

例えばＣＣＤ直列メモリ１２のブロック８−１５が次に
読取られるとすると、アドレス・デコーダからの５ＥＬ
２５５信号が高レベルになるであろう。

もしＣＣＤ直列メモリ１１のブロック８−１５がデータ
出力信号を供給しているならば、カウンタ１４が１５の
カウントに進んだ後者カウンタ１６．２６及び２７が０
０カウントになる時、計算機はＭＥＭＲＱ信号を高レベ
ルにする。

ＭＥＭＲＱ信号が高レベルになる時、以前に説明したよ
うに開始及びカウントの信号は低レベルになる。

しかし各カウンタ１６，２６及び２７がＯのカウントに
なってクロック信号の半サイクル経過後カウンタ１４は
カウントが１５から０へ進むであろう。

従って各カウンタ１６，２６及び２７がゼロのカウント
の後クロック信号が立ち下がる時カウンタ１４が００カ
ウントに進められたならば、一致信号が比較回路１５か
ら発生する。

しかしクロック信号（それが低レベルになる時カウンタ
１４を１カウントだけ進める）が高レベルになる。

時、ＭＥＭＲＱ信号は低レベルになる。

従ってＭＥＭＲＱ信号は、一致信号が立ち上がるのにク
ロック信号の半サイクルだけ先立って低レベルになる。

で致信号が立ち上がる以前にＭＥＭＲＱ信号が立ち下が
っているならば、アンド・ゲート７０は高レベルのデー
タ出力信号を与える事ができない。

従って間違った読取は生じない。

間違った書込みも同様に阻止される。

即ち例えばアンド・ゲート５０及び６１へのＭＥＭＲＱ
信。

号は、一致信号が立ち上がる以前に立ち下がるのである
。

ＣＣＤ直列メモリ１１以外のＣＣＤ直列メモリのブロッ
ク０−７が次のデータ出力信号を力えるべきならば、カ
ウンタ１４は再びカウント０に口。

−ドされる。

同時にアドレス・デコーダは特定のＣＣＤ直列メモリに
関する新しいアドレス信号を供給するであろう。

本発明の動作を考察すると、カウンタ１４は、ＬＤ大入
力のロード信号が低レベルになる時り人・力の高もしく
は低のアドレス信号でロードされる。

このアドレス信号はカウンタ１４が０又は８のカウント
のどちらにセットされるかを決定する。

次に計算機はメモリ１０をアクセスするためにＭＥＭＲ
Ｑ信号を高レベルにする。

ＭＥＭＲＱ信号が高レベルになる時、ＭＥＭＲＱ信号は
低レベルになり、その結果アンド・ゲート５８への１人
力はメモリ１０がアクセスされている時常に低レベルで
ある。

ＣＣＤ直列メモリ１１のブロックＯ−７が最初に読取ら
れるべきであるとすると、カウンタ１４はカウント０に
セットされる。

更にアドレス・デコーダへの８ビツト入力は５ＥＬＯ信
号を高レベルにする。

ＣＣＤ直列メモリ１１中のデータの読取りが行なわれる
ので、書込み信号も高レベルである。

カウンタ１６がＯ以外のカウントならば、比較回路１５
からの一致信号は、カウンタ１６が００カウントに至る
まで最初は低レベルにある。

カウンタ１６が００カウントに至る時比較回路１５から
の一致信号が高レベルになったとしても、開始信号が高
レベルにならなければアンド・ゲート７０からのデータ
出力信号は存在しない。

開始信号はカウンタ２６及び２１がカウント０になるま
では高レベルになれないので、ＣＣＤ直列メモリ１１の
位置０のブロック０がアクセスされるまで・アンド・ゲ
ート１０からデータ出力信号に伝送されない。

なぜならカウンタ２６及び２７は、メモリ１０の各ＣＣ
Ｄ直列メモリの位置０のブロック０がアクセスされる時
だけ、０になるからである。

カウンタ１６，２６及び２７のカウントが００時、第４
図のタイミング図に示されるようにアンド・ケ−） ２
０の出力からのセット信号は高レベルになる。

発振器の半サイクル後、フリップ・フロップ３７のＳ入
力のこの高レベルのセット信号はフリップ・７０ツブ３
７のＱ出力へ転送され、クロック信号が低下する時に開
始信号を高レベルにする。

従ってカウンタ１６のカウントがＯの時一致信号が高く
なると、第４図に示されるように開始信号が高（なった
時一致信号はまだ高レベルのままである。

従ってＣＣＤ直列メモリ１１の位置０のブロック０がＣ
ＣＤ直列メモリ１１の出力線５４に信号を供給する時、
カウンタ１６を０にしたクロック信号が低レベルの間こ
れはデータ出力信号として供給されろ。

発振器からの次のクロック信号が低レベルになる時、フ
リップ・フロップ３９のＱ出力からのカラント信号は高
レベルになる。

このクロック信号カ高レベルになる時、カウンタ１６の
カウントはＩに進む。

フリップ・フロップ３９のＱ出力からのカウント信号が
高くなる時、デコーダ１８の出力はもはや高くないので
、アンド・ゲート２０の出力のセット信号は既に低い。

これはカウンタ１６がカウント１に進められたからであ
る。

従ってアンド・ゲート４１は、ＣＣＤ直列メモリ１１の
最初の全走査期間中高レベルの出力を供給する事はでき
ない。

従って６４個のブロック０中のデータが最初の走査の間
データ出力信号を供給する。

というのは最初の走査の間カウンタ１４はカウンタ１４
のＤ入力におけるアドレス信号によって作られたカウン
ト０から進む事ができないからである。

６４個のブロック０がアンド・ゲート７０からデータ出
力信号を供給した後、カウンタ１６゜２６及び２７はカ
ウントＯに至る。

（これは１０２４のクロック信号が作られた後である。

）これが生じる時、アンド・ゲート２０の出力からのセ
ット信号が再び高くなる。

フリップ・フロップ３９のＱ出力のカウント信号が既に
高いならば、カウンタ１６，２６及び２７がカウント０
でクロック信号が上昇する時、アンド・ゲート４１への
全３人力が高レベルにある。

その結果、クロック信号が下降する時カウンタ１４のカ
ウントはＯから１へ進む。

ＣＣＤ直列メモリ１１の次の走査サイクルの間、ブロッ
ク１全部がアンド・ゲート７０からデータ出力信号を供
給する。

これはカウンタ１６がカウント１の時に比較回路１５か
らの一致信号が高レベルになるからである。

ＣＣＤ直列メモリ１１が再び完全に走査されてしまう時
、各カウンタ１６．２６及び２７は再びカウントＯにな
り、アンド・ゲート２０の出力からのセット信号が再び
高レベルになる。

その結果、クロック信号が低レベルになる時カウンタ１
４はカウント２へ進められる。

従って次の走査サイクルの間、比較回路１５からの一致
信号はカウンタ１６が２のカウントの時だけ高くなり、
そのためこの走査の間ブロック２がアンド・ゲート７０
からデータ出力信号を供給する。

カウンタ１４が７のカウントまで進んだ後にカウンタ１
６，２６及び２７が０のカウントに到達する時、計算機
はＭＥＭＲＱ信号を低くし、ＭＥＭＲＱ信号を高くする
。

ＭＥＭＲＱ信号が低下する時、アンド・ゲート７０はも
はや高レベル出力を発生できない。

従ってＣＣＤ直列メモリ１１のブロック７がアンド・ゲ
ート７０からデータ出力信号を供給し終えた後、アドレ
ス信号がカウンタ１４のＤ入力にロードされ計算機がＭ
ＥＭＲＱ信号を再び高レベルにさせるまでは、）それ以
上のデータ出力信号を得る事ができない。

ＭＥＭＲＱ信号が低くなり、ＭＥＭＲＱ信号が高くなる
時、開始信号及びカウント信号の両者はクロック信号の
１サイクル隔てて順次に低くする。

開始信号は、ＭＥＭＲＱ信号が高くなった後アン１ド・
ゲート２０からのセット信号が低くなるまで、低くなれ
ない。

もしアンド・ゲート７０からのデータ出力信号が次にＣ
ＣＤ直列メモリ１１のブロック８−１５から得られるべ
きならば、カウンタ１４のＤ入カンへのアドレス信号は
高レベルであろう。

アドレス・デコーダからの出力は変化せず、５ＥＬＯ信
号は高レベルに留まる。

もしＣＣＤ直列メモリ１１以外の他のＣＣＤ直列メモリ
のブロック０−７が次にアンド・ゲート；γ０からデー
タ出力信号を供給すべきならば、アドレス・デコーダの
出力は変化するであろう。

カウンタ１４のＤ入力へのアドレス信号は再び低（、そ
して再びカウンタ１４にロードされる。

カウンタ１４が再びロードされ、アドレス・デ；コーダ
が特定のＣＣＤ直列メモリに関する所望のアドレスを供
給した後、計算機はＭＥＭＲＱ信号を再び高くする。

その結果、開始信号及びカウント信号は以前に説明した
ように高くなる。

その開始はカウンタ１６，２６及び２７が０のカウント
になる事に依存する。

データを１つのＣＣＤ直列メモリに書込みたい時、書込
み信号を高くし、書込み信号を低くさせる事が必要であ
る。

この信号は計算機から供給される。

１つだけのＣＣＤ直列メモリにデータを書込ませるため
に、アドレス・デコーダが所望の高レベルのアドレス信
号を供給するようにする事が再び必要である。

従ってもしＣＣＤ直列メモリ１１にデータが書込まれる
べきならば、アドレス・デコ−ダからのＳＥ’ＬＯ信号
が高くなる。

もしＣＣＤ直列メモリ１２にデータが書込まれるべきな
らば、５ＥＬ２５５信号が高くなる。

データの読取りに関して説明したように、ブロック０−
７又はブロック８−１５だけに一度にデータを書込む事
ができる。

従って読取りに関して説明したようにカウンタ１４は０
又は８のカウントにセットされなげればならない。

もしＣＣＤ直列メモリ１１のブロックｏ −７にデータ
が書込まれるべきならば、５ＥＬＯ信号が高レベルにあ
る。

従ってＣＣＤ直列メモリ１１の最初の走査期間中カウン
タ１６が０のカウントになる度に比較回路１５からの一
致信号は高くなる。

書込みは開始信号が高レベルになるまで起きず、この開
始信号は、カウンタ１６，２６及び２７が０のカウント
になってクロック信号の半サイクルだけ後に高レベルに
なる。

これは位置０のブロック０がデータの書込まれる最初の
ブロックである事を保証する。

もしデータが開始時にブロック８に書込まれるべきなら
ば、これは位置８のブロン。

り８がデータの書込まれる最初のブロック８である事を
保証する。

比較回路１５からの一致信号のアンド・ゲート５０への
入力により、アンド・ゲート５２へのデータ入力信号が
オア・ゲート５３を経てＣＣＤ直−列メモリ１１へそこ
でのラッチングのために供給される。

クロック信号の１つの次の立ち上がりにおいてブロック
０がデータを受は取るためにシフトされる時、ラッチさ
れたデータ入力信号はそこに書込まれる。

残りの書込動作は読取りに関して。説明したものと同一
である。

書込み期間中アンド・ゲート５０の出力が高い時アンド
・ゲート５６の出力は低い。

このため例えばブロック０が新しいデータとしてデータ
入力信号を受は取るブロックである時、循環線５５上；
のいかなる論理値もＣＣＤ直列メモリ１１へ戻されない
事が保証される。

他のすべてのブロックは書込み期間中線５５によってそ
のデータが循環される。

なぜなら一致信号が低レベルなので他のすべてのブロッ
クに関してアンド・ゲート５０の出べ力は低レベルだか
らである。

特定の読取り又は書込みサイクルの間にブロック０−７
又はブロック８−１５のみがデータを読取るかもしくは
書込む事を示しそして説明して来たが、書込みサイクル
又は読取りサイクルの間に全ブロック０−１５がデータ
の読取りもしくは書込みを行なう事もできる。

これは、カウンタ１４が１５のカウントに進むまで計算
機が高レベルのＭＥＭＲＱ信号を加えず且つカウンタ１
４のＤ入力へ常に論理０をロードする事によって、カウ
ンタ１６が０から１５までカウントするのと同様にカウ
ンタ１４が０から１５までカウントする事を必要とする
。

更に他の任意の数のブロックのデータの読取り又は書込
みを同じサイクル中に行なう事もできる。

例えばブロック０−１５のうち４つだけのデータを特定
のサイクル中に書込む事ができる。

これはカウンタ１４が０．４．８及び１２のカウントに
セットされ、カウンタ１４がセットされたカウントに依
存して、カウンタ１４が３．７．１１及び１５のカウ、
ントに進んだ後計算機が高レベルのＭＥＭＲＱ信号を供
給する事を必要とする。

本発明はＣＣＤ直列メモリで作られたメモリ１０を用い
て示され説明されたが、任意の型のダイナミック記憶装
置を用いる事ができる。

例えばランダム・アクセス・メモリはダイナミック記憶
装置を形成し得る。

ランダム・アクセス・メモリにおいて、クロック速度及
びデータ転送速度は同一ではない。

なぜなら−クロック速度はメモリの記憶セル装置を再充
電子るために用いられ、データ転送速度はそこからデー
タを得るか又はそこにデータを書込むために使われるか
らである。

従ってランダム・アクセス・メ阜りからデータが得られ
る速度はデータ転送速度め何分の１かであり、クロック
速度の何分の１かではない。

本発明の利点は比較的低いデータの読取及び書込速度が
経済的なザイ女のダイナミック記憶装置で得られる事で
ある。

本発明の他の利点は、ダイナミック記憶装置の固定され
たクロック速度よりも小さな速度でグイオミツク記憶装
置へのデータの書込み及びデータの読取りを行なう事で
ある。

【図面の簡単な説明】

第１図は本発明のデータ変換システムの一部のブロック
図、第２図は本発明のデータ変換システムの他の部分の
ブロック図、第３図はＣＣＤの一部分の図、第４図は第
２図のデータ変換システムの一部で作られる種々の信号
の関係を示すタイミング図である。 １０・・・・・・メモリ、１１，１２・・・・・・ＣＣ
Ｄ直列メモリ、５０，５１ ．５２，５６，６１ ．６
２゜６５．６７．７０・・・・・・アンド・ゲート、５
３゜６３．６９・・・・・・オア・ゲート、５７，６８
・・・・・・反転回路。

Claims (1)

1. 【特許請求の範囲】 １ ダイナミック記憶装置と該装置のデータ転送速度よ
   り遅い動作速度の処理装置とより成るシステムにおける
   データ変換システムであって、複数の記憶セルを有する
   ダイナミック記憶装置と、 上記ダイナミック記憶装置の上記記憶セルの各各の中の
   データを第１の速度で走査する手段と、上記走査手段に
   よる各々の完全な走査の間に、各々等しい個数の記憶セ
   ルを有する複数個の群から上記記憶セルを１つづつ選択
   する手段及び上記各々の走査において上記各群から異な
   った記憶セルを選択させる手段を含む、上記第１の速度
   よりも遅い第２の速度でデータを読取り（又は書込む）
   手段とからなる データ変換システム。