JPS58182192A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS58182192A JPS58182192A JP57065025A JP6502582A JPS58182192A JP S58182192 A JPS58182192 A JP S58182192A JP 57065025 A JP57065025 A JP 57065025A JP 6502582 A JP6502582 A JP 6502582A JP S58182192 A JPS58182192 A JP S58182192A
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- 230000015654 memory Effects 0.000 claims abstract description 30
- 230000008878 coupling Effects 0.000 claims abstract description 18
- 238000010168 coupling process Methods 0.000 claims abstract description 18
- 238000005859 coupling reaction Methods 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 101710110539 Probable butyrate kinase 1 Proteins 0.000 abstract 2
- 238000005549 size reduction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関する。
近年、半導体メモリにおいてはプロセス技術の進歩によ
り同−半導体基板面積内に集積可能なメモリ容量が飛躍
的に増加しククある。その代表的な例がＭＯＢ型ダ型ダ
イナジックンダム・アクセス・メモリ（以下ＭＯＢダイ
ナミックＲＡＭという）であり、現在まで２年間にｔｌ
ぼ４倍という比率で容量を増加させてきた。しかし、近
年、半導体基板上の回路縮小化に伴ない、基板内の近接
する回路間での干渉が問題とされるようになってきた。
り同−半導体基板面積内に集積可能なメモリ容量が飛躍
的に増加しククある。その代表的な例がＭＯＢ型ダ型ダ
イナジックンダム・アクセス・メモリ（以下ＭＯＢダイ
ナミックＲＡＭという）であり、現在まで２年間にｔｌ
ぼ４倍という比率で容量を増加させてきた。しかし、近
年、半導体基板上の回路縮小化に伴ない、基板内の近接
する回路間での干渉が問題とされるようになってきた。
ＭＯＢダイｆξツクＲＡＮにおいては、その干渉が動作
に最も大きく影畳を与えるものの一つとしてビット線間
の相互の干渉によるものがあり、メモリセルに蓄えられ
た信号の読出しに妨害を与える要素のうちの一つとなっ
ている。このビット線間の干渉は、実験によって近接す
るビット線との距離の２乗に反比例する量であることが
知られてお９、縮小化によるメモリセル容量の低下とビ
ット線間隔の近接化によりその干渉がセルに蓄えられた
信号の読出しに与える妨害は無視することができない量
となってきた。このビット線間の干渉効果は電気的等価
回路としてビット線のもつ容量ば半導体基板との間の容
量と他のビット線との間の容量との和で構成されている
と考えることにより、その影Ｉ＃を近似的に解析するこ
とが可能である０ 以下、バランス型と呼ばれるｌトランジスタ方式ＭＯＢ
ダイナミックＲＡＭを例にとって図面を用いて説明する
。
に最も大きく影畳を与えるものの一つとしてビット線間
の相互の干渉によるものがあり、メモリセルに蓄えられ
た信号の読出しに妨害を与える要素のうちの一つとなっ
ている。このビット線間の干渉は、実験によって近接す
るビット線との距離の２乗に反比例する量であることが
知られてお９、縮小化によるメモリセル容量の低下とビ
ット線間隔の近接化によりその干渉がセルに蓄えられた
信号の読出しに与える妨害は無視することができない量
となってきた。このビット線間の干渉効果は電気的等価
回路としてビット線のもつ容量ば半導体基板との間の容
量と他のビット線との間の容量との和で構成されている
と考えることにより、その影Ｉ＃を近似的に解析するこ
とが可能である０ 以下、バランス型と呼ばれるｌトランジスタ方式ＭＯＢ
ダイナミックＲＡＭを例にとって図面を用いて説明する
。
第１図は従来のバランス型ＭＯＢダイナξツクＲＡＭの
一例の回路図である。
一例の回路図である。
バランス型Ｍ（Ｊ８ダイナミックＲＡＭは、中央にセン
スアンプＡｘ（に＝０〜ｎ−１）を置き、その両側に一
対のビット線Ｂｘ（Ｋ＝０〜ｎ−１）が同一直線上に並
接続し、その一端にトランジスタを接続した組を複数組
マトリクス状に配置した形を有するＯ第１図でＷＬはワ
ード線、ＤＷＬはダに一ワード線、００〜Ｃｍ−１はメ
そリセル、Ｄ・〜ｌ）ｗｓ −ｔ はダミーセルでＴｏ
シ、Ｃ１，ｍ１ｒｉｌ査目のヒツト線対とｍ番目のビッ
ト線対との間の結合容量を示す。ただし、ここでは簡略
化の為ビット線対ＢＫと他のビット線対との間の結合容
量のみ示しである。
スアンプＡｘ（に＝０〜ｎ−１）を置き、その両側に一
対のビット線Ｂｘ（Ｋ＝０〜ｎ−１）が同一直線上に並
接続し、その一端にトランジスタを接続した組を複数組
マトリクス状に配置した形を有するＯ第１図でＷＬはワ
ード線、ＤＷＬはダに一ワード線、００〜Ｃｍ−１はメ
そリセル、Ｄ・〜ｌ）ｗｓ −ｔ はダミーセルでＴｏ
シ、Ｃ１，ｍ１ｒｉｌ査目のヒツト線対とｍ番目のビッ
ト線対との間の結合容量を示す。ただし、ここでは簡略
化の為ビット線対ＢＫと他のビット線対との間の結合容
量のみ示しである。
このＮＯ８ダイナミックＲＡＪｄの動作は周知のように
入力アドレス信号によシワード線ＷＬ及びダミーワード
１１ＩＤＷＬが活性化し、予め等しく高電位にプリチャ
ージされているビット線対にメモリセルＣ０〜Ｃｎ−１
及びダし一セルへ〜Ｄ！ｌ−１がそれぞれ接続されると
、ビット線対の電位はメモリセルもしくはダミーセルの
もつ容量及び蓄えられていた電位に応じて変化し、ビッ
ト線対に差電圧が生じる。通常、メモリセルに社記録す
べき信号に応じて高電位として電源電位もしくは低電位
として零電位が蓄えられ、ダミーセルはメモリセルの約
半分程度の容量で零電位が蓄えられているのでビット線
対は、メモリセルに蓄えられていた電位が高電位であれ
ばメモリセルに接続されたビット線の方がダミーセルに
接続されたビット線よｐ高電位となシ、低電位であれば
その逆となる。各ビット線対に接続されたセンスアンプ
はビット線対の差電圧を増幅しビット線対の一方を零電
位、他方を電源電位とする。従って、メモリセルＣＫに
高電位が他のメモリセルに低電位が蓄えられているとす
ると、センスアンプＡＫはビット線対のメモリセルＣＫ
に接続されている側を電源電位に反対側を零電位にしよ
うとするが他のセンスアンプはビット線に対して全く逆
の動作をする。従って、ビット線間の結合容１ｊｋＣ）
ｅＫ−ＣＫ、ｎ−１はセンスアンプＡＩが高電位を絖出
す動作を妨害する方向に働くことになる。各センスアン
プ間に、差電圧の増幅速度に差があれに、この干渉によ
る影＊はさらに大きいものとなルうる。従って、このよ
うなセンスアンプ回路においては、このセンスアンプ動
作時に生じるビット間の干渉によるメモリセルに蓄えら
れた信号読出しの妨害に対して誤動作を生じさせないよ
うな、ビット線対の差電圧を確保する必要がある。これ
はセンスアンプの動作ｆ［もしくはビット線の容量に対
するメモリセルの容量の比率等に対する制約となり、メ
モリの高集積化もしくはアクセスの高速化を妨げる要因
の一つとなってい良。
入力アドレス信号によシワード線ＷＬ及びダミーワード
１１ＩＤＷＬが活性化し、予め等しく高電位にプリチャ
ージされているビット線対にメモリセルＣ０〜Ｃｎ−１
及びダし一セルへ〜Ｄ！ｌ−１がそれぞれ接続されると
、ビット線対の電位はメモリセルもしくはダミーセルの
もつ容量及び蓄えられていた電位に応じて変化し、ビッ
ト線対に差電圧が生じる。通常、メモリセルに社記録す
べき信号に応じて高電位として電源電位もしくは低電位
として零電位が蓄えられ、ダミーセルはメモリセルの約
半分程度の容量で零電位が蓄えられているのでビット線
対は、メモリセルに蓄えられていた電位が高電位であれ
ばメモリセルに接続されたビット線の方がダミーセルに
接続されたビット線よｐ高電位となシ、低電位であれば
その逆となる。各ビット線対に接続されたセンスアンプ
はビット線対の差電圧を増幅しビット線対の一方を零電
位、他方を電源電位とする。従って、メモリセルＣＫに
高電位が他のメモリセルに低電位が蓄えられているとす
ると、センスアンプＡＫはビット線対のメモリセルＣＫ
に接続されている側を電源電位に反対側を零電位にしよ
うとするが他のセンスアンプはビット線に対して全く逆
の動作をする。従って、ビット線間の結合容１ｊｋＣ）
ｅＫ−ＣＫ、ｎ−１はセンスアンプＡＩが高電位を絖出
す動作を妨害する方向に働くことになる。各センスアン
プ間に、差電圧の増幅速度に差があれに、この干渉によ
る影＊はさらに大きいものとなルうる。従って、このよ
うなセンスアンプ回路においては、このセンスアンプ動
作時に生じるビット間の干渉によるメモリセルに蓄えら
れた信号読出しの妨害に対して誤動作を生じさせないよ
うな、ビット線対の差電圧を確保する必要がある。これ
はセンスアンプの動作ｆ［もしくはビット線の容量に対
するメモリセルの容量の比率等に対する制約となり、メ
モリの高集積化もしくはアクセスの高速化を妨げる要因
の一つとなってい良。
このように、従来の半導体メモリ装置においては高集積
化を計るとビット線間の干渉を生じ、干渉を低減しよう
とすると高集化やアクセスの高速化が妨けられるという
欠点があった。
化を計るとビット線間の干渉を生じ、干渉を低減しよう
とすると高集化やアクセスの高速化が妨けられるという
欠点があった。
本発明は上記欠点を除き、ビット線間の干渉を低減し、
しかも高集積化、アクセスの高速化が可能な半導体メモ
リ装置を提供するものである。
しかも高集積化、アクセスの高速化が可能な半導体メモ
リ装置を提供するものである。
本発明の半導体メモリ装置は、センスアンプと、該セン
スアンプの両側に設けられた一対のビット線と、該ビッ
ト線対のうちの一方のビット線に接続されるメモリセル
と他方のビット線に接続されるダミーセルとから成る組
が複数組配置されて構成される半導体メモリ装置におい
て、一つのビット線対のうちの前記メモリセルが接続さ
れているビット線と隣接したビット線対のうちのダミー
セルが接続されているビット線との間に結合容量を接続
し、前記一つのビット線のうちの前記ダミーセルが接続
されているビット線と前記隣接したビットａ対のうちの
メモリセルが接続されているビット線との間に結合容量
を設けることＫより構成される。
スアンプの両側に設けられた一対のビット線と、該ビッ
ト線対のうちの一方のビット線に接続されるメモリセル
と他方のビット線に接続されるダミーセルとから成る組
が複数組配置されて構成される半導体メモリ装置におい
て、一つのビット線対のうちの前記メモリセルが接続さ
れているビット線と隣接したビット線対のうちのダミー
セルが接続されているビット線との間に結合容量を接続
し、前記一つのビット線のうちの前記ダミーセルが接続
されているビット線と前記隣接したビットａ対のうちの
メモリセルが接続されているビット線との間に結合容量
を設けることＫより構成される。
本発明の実施余について図面を用いて説明する。
第２図は本発明の一実施例の回路図である。
この実施例のＭＬ）ＳダイナミックＲＡＭは、センスア
ンプＡＫ（ＩＫ＝Ｑ〜ｎ−１）と、該センスアンプＡＫ
の両側に設けられ九一対のビット線Ｂｘ（Ｋ＝０〜ｎ−
１）と、該ビット線対のうちの一方のビット線に接続さ
れるメモリセルＣＫ （１ｃ＝０〜ｎ−１）と他方のビ
ット線に接続されるダイ−セルＤＫ（に＝０〜ｎ−１）
とから成る組が配置されて構成される半導体メモリ装置
において、一つのビット線対ＢＫのうちのメモリセルＣ
Ｋが接続されているビット線と隣接したビット線対１ｘ
−１（ま九はＢ区十〇のうちのダミーセルＤＫ−１（ま
九はＤＫ＋１ ）が接続されているビット線との間に結
合容量ＣＡを設け、前記一つのビット線ＢＫのうちの前
記ダン−セルＤＫが接続されているビット線と前記Ｉｌ
接したビット線対ＨＫ−１（またはＨＫ＋１ ）のうち
のメモリセルＣＫ−１（またはＣＫ＋１ ）が接続され
ているビット線との間に結合容量ＣＡｔ−設けることに
より構成される。
ンプＡＫ（ＩＫ＝Ｑ〜ｎ−１）と、該センスアンプＡＫ
の両側に設けられ九一対のビット線Ｂｘ（Ｋ＝０〜ｎ−
１）と、該ビット線対のうちの一方のビット線に接続さ
れるメモリセルＣＫ （１ｃ＝０〜ｎ−１）と他方のビ
ット線に接続されるダイ−セルＤＫ（に＝０〜ｎ−１）
とから成る組が配置されて構成される半導体メモリ装置
において、一つのビット線対ＢＫのうちのメモリセルＣ
Ｋが接続されているビット線と隣接したビット線対１ｘ
−１（ま九はＢ区十〇のうちのダミーセルＤＫ−１（ま
九はＤＫ＋１ ）が接続されているビット線との間に結
合容量ＣＡを設け、前記一つのビット線ＢＫのうちの前
記ダン−セルＤＫが接続されているビット線と前記Ｉｌ
接したビット線対ＨＫ−１（またはＨＫ＋１ ）のうち
のメモリセルＣＫ−１（またはＣＫ＋１ ）が接続され
ているビット線との間に結合容量ＣＡｔ−設けることに
より構成される。
次に、第１図に示す従来例と第２図に示す本発明の実施
例についてビット線対間での干渉量の差異を求め、結合
容量を設けた効果について説明しよづ。
例についてビット線対間での干渉量の差異を求め、結合
容量を設けた効果について説明しよづ。
第１図において、メモリセルＣｘに高電位が、他のメモ
リセルに低電位が蓄えられているとすると、センスアン
プＡＫのビット線対のうち、メモリセルＣＫが接続され
ている側のビット線が受ける干渉量ｔ”ｌｔとすると、 １１辷Σ Ｃ／、Ｋ ・・・・・
・（１）／’（ｋ ここで、Ｃ／、にはビット線対）とビット線対にとの距
離の２乗に反比例するとすれば、 となる。ここでＫは定数である。
リセルに低電位が蓄えられているとすると、センスアン
プＡＫのビット線対のうち、メモリセルＣＫが接続され
ている側のビット線が受ける干渉量ｔ”ｌｔとすると、 １１辷Σ Ｃ／、Ｋ ・・・・・
・（１）／’（ｋ ここで、Ｃ／、にはビット線対）とビット線対にとの距
離の２乗に反比例するとすれば、 となる。ここでＫは定数である。
第２図についても、ピッ）［が受ける干渉ｔを１、とす
れば同様にして となる。ここで１１と１．との比をとるととなる。ビッ
ト線対が２５６本並行に並んでいる場合、ＣＡ＝ＣＫ−
１，にとなるようにＣＡ ｔ−設定すれば、 とな９、本発明を実施し九ものは従来品に比べてビット
線間の干渉量は４０％程度に低減されたことになる。ま
た、この結合秤量ＣＡは、ビット線間隔１６．５μｍ、
ビット線畏５００μｍのバランス戯の６４キロビツト×
１ワード捌０８ダイナミツク）ＬＡＮにおいては、メモ
リセル容量の３程度の容で充分であり、結合容１ｃムを
付は加えることによるビット耐とメモリセルとの容量比
の悪化は無視できる量である。更にまた、この結合容量
は公知の技術で容易に設けることができる。
れば同様にして となる。ここで１１と１．との比をとるととなる。ビッ
ト線対が２５６本並行に並んでいる場合、ＣＡ＝ＣＫ−
１，にとなるようにＣＡ ｔ−設定すれば、 とな９、本発明を実施し九ものは従来品に比べてビット
線間の干渉量は４０％程度に低減されたことになる。ま
た、この結合秤量ＣＡは、ビット線間隔１６．５μｍ、
ビット線畏５００μｍのバランス戯の６４キロビツト×
１ワード捌０８ダイナミツク）ＬＡＮにおいては、メモ
リセル容量の３程度の容で充分であり、結合容１ｃムを
付は加えることによるビット耐とメモリセルとの容量比
の悪化は無視できる量である。更にまた、この結合容量
は公知の技術で容易に設けることができる。
上記実施例でＦｉｉｉｕ合うビット線対間（ＨＫ−１と
ＨＫ、 ＢｘとＢＫ＋１）にのみ結合容１１ＣＡを設け
た場合を示したが、更に多くのビット線対間に結合容量
を設けることにより、よ〕大きな改善を得ることもでき
る。
ＨＫ、 ＢｘとＢＫ＋１）にのみ結合容１１ＣＡを設け
た場合を示したが、更に多くのビット線対間に結合容量
を設けることにより、よ〕大きな改善を得ることもでき
る。
以上詳細に説明したように、本発明によれはビット線間
の干渉を低減し、しかも高集化と高速アクセス可能な半
導体メモリ装置が得られる。
の干渉を低減し、しかも高集化と高速アクセス可能な半
導体メモリ装置が得られる。
第１図は従来のバランス型ＭＯＢダイナミックＲＡＭの
一例の回路図、第２図は本発明の一実施例の回路図であ
る。
一例の回路図、第２図は本発明の一実施例の回路図であ
る。
Claims (1)
- センスアンプと、該センスアンプの両側に設けられた一
対のビットＩＩと、該ビット線対のうちの一方のビット
層に接続されるメモリセルと他方のビット線に接続され
るダミーセルとから成る組が複数組配置されて構成され
る半導体メモリ装置において、一つのビット線対のうち
の前記メモリセルが接続されているビット線とｌＩ接し
九ビット線対のうちのダミーセルが接続されているビッ
ト線との間に結合容量を設け、前記一つのビット線のう
ちの前記ダミーセルが１ｊ！続されているビット線と前
記隣接したビット線対のうちのメモリセルが接続されて
いるビット線との間に結合容量を設けたことを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065025A JPS58182192A (ja) | 1982-04-19 | 1982-04-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065025A JPS58182192A (ja) | 1982-04-19 | 1982-04-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182192A true JPS58182192A (ja) | 1983-10-25 |
Family
ID=13275016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065025A Pending JPS58182192A (ja) | 1982-04-19 | 1982-04-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63897A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| EP0897181A3 (de) * | 1997-08-13 | 1999-08-18 | Siemens Aktiengesellschaft | Schaltungsvorrichtung für die Bewertung des Dateninhalts von Speicherzellen |
-
1982
- 1982-04-19 JP JP57065025A patent/JPS58182192A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63897A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| EP0897181A3 (de) * | 1997-08-13 | 1999-08-18 | Siemens Aktiengesellschaft | Schaltungsvorrichtung für die Bewertung des Dateninhalts von Speicherzellen |
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