JPS58182255A - 半導体カセツト - Google Patents
半導体カセツトInfo
- Publication number
- JPS58182255A JPS58182255A JP57064776A JP6477682A JPS58182255A JP S58182255 A JPS58182255 A JP S58182255A JP 57064776 A JP57064776 A JP 57064776A JP 6477682 A JP6477682 A JP 6477682A JP S58182255 A JPS58182255 A JP S58182255A
- Authority
- JP
- Japan
- Prior art keywords
- main body
- short
- semiconductor element
- electronic device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
Landscapes
- Connecting Device With Holders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体カセット、特に半導体カセットの静電気
破壊防止と電子機器本体との電気接触不良を改良した半
導体カセットに関する。
破壊防止と電子機器本体との電気接触不良を改良した半
導体カセットに関する。
電子式卓上計算機、電子式学習機等の電子機器において
メモリー機能の増設、プログラムの変更等に用いられ、
電子機器本体と着脱可能なＲＯＭ等の半導体素子を含む
半導体カセットは半導体素子の特性上静電気に弱い。し
たがって、従来では静電気破壊防止対策として半導体カ
セット単体を保存する場合は半導体素子の各端子を同電
位にするために導電性部材の保護ケースに収容するとい
う手段が用いられ特別な取り扱いを必要とした。
メモリー機能の増設、プログラムの変更等に用いられ、
電子機器本体と着脱可能なＲＯＭ等の半導体素子を含む
半導体カセットは半導体素子の特性上静電気に弱い。し
たがって、従来では静電気破壊防止対策として半導体カ
セット単体を保存する場合は半導体素子の各端子を同電
位にするために導電性部材の保護ケースに収容するとい
う手段が用いられ特別な取り扱いを必要とした。
また、従来の半導体カセットは電子機器本体との装着時
におい°て、その構造上電子機器本体に確実に嵌合させ
ないと接触不良を起こし、電子機器が正常に動作しない
という問題があった。
におい°て、その構造上電子機器本体に確実に嵌合させ
ないと接触不良を起こし、電子機器が正常に動作しない
という問題があった。
したがって、本発明は、以上の事情に鑑み成されたもの
で静電気に対する取り扱いを容易にすると共に電子機器
本体との装着時における電気接続の信頼性が高い半導体
カセットを提供することを目的とする。
で静電気に対する取り扱いを容易にすると共に電子機器
本体との装着時における電気接続の信頼性が高い半導体
カセットを提供することを目的とする。
本発明は、上記の目的を達成するために半導体素子を短
絡させるための弾性を有する導電性物質からなるショー
ト板と、半導体素子の端子と電子機器本体との電気的接
続を行うための上下方向に摺動自在なコネクタとを有し
、電子機器本体と非装着状態の時は半導体素子の端子は
ショート板に接触し短絡され、装着状態の時は短絡が解
除されショート板の弾性力によりコネクタが電子機器本
体と電気的に接続する構造を採用した。
絡させるための弾性を有する導電性物質からなるショー
ト板と、半導体素子の端子と電子機器本体との電気的接
続を行うための上下方向に摺動自在なコネクタとを有し
、電子機器本体と非装着状態の時は半導体素子の端子は
ショート板に接触し短絡され、装着状態の時は短絡が解
除されショート板の弾性力によりコネクタが電子機器本
体と電気的に接続する構造を採用した。
以下、図面に基づいて本発明の詳細な説明する。
第１図〜第３図はいずれも本発明の実施例である半導体
カセットを説明するもので各図中において同一部分又は
同様の機能を有する部分には同一符号を付す。
カセットを説明するもので各図中において同一部分又は
同様の機能を有する部分には同一符号を付す。
第１図において符号１で示すものは電子機器本体（不図
示）との固定用フック１ａを対向する側面下部に突設し
た上ケースであり、符号２で示すものは上ケース１の内
側に形成された溝（第２図１ｂに相当）と係合するフッ
ク２ａを有する下ケースである。これら上ケース１と下
ケース２とはフック２ａにより嵌合し一体となっており
、主にプラスチック等の絶縁物質より形成されている。
示）との固定用フック１ａを対向する側面下部に突設し
た上ケースであり、符号２で示すものは上ケース１の内
側に形成された溝（第２図１ｂに相当）と係合するフッ
ク２ａを有する下ケースである。これら上ケース１と下
ケース２とはフック２ａにより嵌合し一体となっており
、主にプラスチック等の絶縁物質より形成されている。
この一体となったケース１，２内の内部構成は後述する
コネクタ３、半導体素子４、押え枠５、ショート板６と
から構成されている。前記コネクタ３は電子機器本体と
半導体素子４とを導通させるもので、絶縁部材３ａと導
電部材３ｂとが交互に層状に形成され、下ケースの矩形
型の孔２ｂに摺動自在に嵌合されている。コネクタ３の
導電部材３ｂ上面には・半導体素子４の端子４ａが配置
されており、その上に絶縁物質から成る押え枠５がその
外側面に設けられたフック５ａにより下ケース２と嵌合
し、半導体素子４の端子４ａがずれないように固定して
いる。
コネクタ３、半導体素子４、押え枠５、ショート板６と
から構成されている。前記コネクタ３は電子機器本体と
半導体素子４とを導通させるもので、絶縁部材３ａと導
電部材３ｂとが交互に層状に形成され、下ケースの矩形
型の孔２ｂに摺動自在に嵌合されている。コネクタ３の
導電部材３ｂ上面には・半導体素子４の端子４ａが配置
されており、その上に絶縁物質から成る押え枠５がその
外側面に設けられたフック５ａにより下ケース２と嵌合
し、半導体素子４の端子４ａがずれないように固定して
いる。
更にこの押え枠５と上ケース１との間には弾性を有し、
導電物質より形成されたショート板（導電板）６が設け
られており、このショート板６は半導体素子４の端子４
ａと対応する両側端部は複数個の切欠部６ｂを設は折曲
され折曲部６ａを形成している。また、このショート板
６の中央部には位置決めを行なうための孔６ｃが穿設さ
れており、上ケース１の上面裏側中央部に突設された突
起（第２図１ｃに相当）に嵌合されている。
導電物質より形成されたショート板（導電板）６が設け
られており、このショート板６は半導体素子４の端子４
ａと対応する両側端部は複数個の切欠部６ｂを設は折曲
され折曲部６ａを形成している。また、このショート板
６の中央部には位置決めを行なうための孔６ｃが穿設さ
れており、上ケース１の上面裏側中央部に突設された突
起（第２図１ｃに相当）に嵌合されている。
以上のように構成された半導体カセットは電子機器本体
と非装着状態の時は第２図に示す如き状態となっている
。すなわち、半導体素子４の各端子４ａはそれぞれショ
ート板６と接触しており、各端子４ａはショート板６に
より電気的に短絡され、各端子間は同電位となり静電気
に対する保護がなされる。尚、上ケース１と下ケース２
にはショート板６の復元力により互いに離脱しようとす
る力が働いているが、前述した如く下ケース２のフック
２ａが上ケース１の溝１ｂに係止しているのでこれを抑
えている。
と非装着状態の時は第２図に示す如き状態となっている
。すなわち、半導体素子４の各端子４ａはそれぞれショ
ート板６と接触しており、各端子４ａはショート板６に
より電気的に短絡され、各端子間は同電位となり静電気
に対する保護がなされる。尚、上ケース１と下ケース２
にはショート板６の復元力により互いに離脱しようとす
る力が働いているが、前述した如く下ケース２のフック
２ａが上ケース１の溝１ｂに係止しているのでこれを抑
えている。
第３図は該半導体カセットが電子機器本体と装着してい
る状態を示すもので、上ケース１のフック１ａを電子機
器本体のプリント配線板１に係合され装着されている。
る状態を示すもので、上ケース１のフック１ａを電子機
器本体のプリント配線板１に係合され装着されている。
この時、プリント配線板７上のパターン７ａと接触して
いるコネクタ３は、半導体素子４の端子４ａを介して押
え枠５と、押え枠５のフック５ａにより嵌合した下ケー
ス２を上方に押し上げる。この押し上げ力により半導体
素子４の各端子４ａと接触しているショート板６は、そ
の折曲部６ａが弾性変形し、各端子４ａと離合し短絡が
解除される。これにより、半導体素子４の各端子４ａは
それぞれ電気的に独立し、コネクタ３とにより電子機器
本体と閉回路を形成する。また、コネクタ３はショート
板６の折曲部６ａの復元力を押え枠５、端子４ａを介し
て受けるのでブゝリン、ト配線板７のパターン１ａはコ
ネクタ３からの接触圧を受ける。
いるコネクタ３は、半導体素子４の端子４ａを介して押
え枠５と、押え枠５のフック５ａにより嵌合した下ケー
ス２を上方に押し上げる。この押し上げ力により半導体
素子４の各端子４ａと接触しているショート板６は、そ
の折曲部６ａが弾性変形し、各端子４ａと離合し短絡が
解除される。これにより、半導体素子４の各端子４ａは
それぞれ電気的に独立し、コネクタ３とにより電子機器
本体と閉回路を形成する。また、コネクタ３はショート
板６の折曲部６ａの復元力を押え枠５、端子４ａを介し
て受けるのでブゝリン、ト配線板７のパターン１ａはコ
ネクタ３からの接触圧を受ける。
以上の説明で明らかなように本発明によれば電子機器本
体と非装着状態の時は半導体素子の各端子はショート板
と接触しているので短絡し、静電気による破壊を防止出
来、電子機器本体に装着する時はショート板が弾性変形
をし短絡が解除されると共にショート板の復元力により
コネクタが電子機器本体のプリント板のパターンに確実
に接触し、従来起りがちであった接触不良ということが
減少する。また、本発明による半導体カセットは組み立
て作業においても上ケース上面の裏面中央部に設けられ
た突起にショート板の孔を嵌合させるだけで位置決めで
きるので組み立て作業が容易であるという効果がある。
体と非装着状態の時は半導体素子の各端子はショート板
と接触しているので短絡し、静電気による破壊を防止出
来、電子機器本体に装着する時はショート板が弾性変形
をし短絡が解除されると共にショート板の復元力により
コネクタが電子機器本体のプリント板のパターンに確実
に接触し、従来起りがちであった接触不良ということが
減少する。また、本発明による半導体カセットは組み立
て作業においても上ケース上面の裏面中央部に設けられ
た突起にショート板の孔を嵌合させるだけで位置決めで
きるので組み立て作業が容易であるという効果がある。
第１図〜第３図はいずれも本発明の一実施例を説明する
もので、第１図は半導体カセットの構造を示す分解斜視
図、第２図は電子機器本体と装着していない状態を示す
第１図のＡ−Ｘ線に沿った断面図、第３図は電子機器本
体と装着している状態を示す第１図のＡ−Ｘ線に沿った
断面図である。 １・・・上ケース ２・・・下ケース３・・
・コネクタ ４・・・半導体素子５・・・押
え枠 ６・・・ショート板第１図
もので、第１図は半導体カセットの構造を示す分解斜視
図、第２図は電子機器本体と装着していない状態を示す
第１図のＡ−Ｘ線に沿った断面図、第３図は電子機器本
体と装着している状態を示す第１図のＡ−Ｘ線に沿った
断面図である。 １・・・上ケース ２・・・下ケース３・・
・コネクタ ４・・・半導体素子５・・・押
え枠 ６・・・ショート板第１図
Claims (1)
- 半導体素子を収納し、電子機器本体と着脱可能な半導体
カセットにおいて前記半導体素子を短絡させるための弾
性を有する導電板と、前記半導体素子と前記電子機器本
体とを導通させるための上下方向に摺動自在なコネクタ
とを備え、前記電子機器本体と非装着状態の時は前記半
導体素子の端子は前記導電板と接触し短絡され、装着状
態の時は短絡が解除されかつ前記半導体素子が前記導電
板により前記電子機器本体に電気的に接続されることを
特徴とする半導体カセット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064776A JPS58182255A (ja) | 1982-04-20 | 1982-04-20 | 半導体カセツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064776A JPS58182255A (ja) | 1982-04-20 | 1982-04-20 | 半導体カセツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182255A true JPS58182255A (ja) | 1983-10-25 |
Family
ID=13267942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064776A Pending JPS58182255A (ja) | 1982-04-20 | 1982-04-20 | 半導体カセツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696526A (en) * | 1985-07-26 | 1987-09-29 | Intel Corporation | Carrier for tape automated bonded semiconductor device |
-
1982
- 1982-04-20 JP JP57064776A patent/JPS58182255A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696526A (en) * | 1985-07-26 | 1987-09-29 | Intel Corporation | Carrier for tape automated bonded semiconductor device |
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