JPS58182736A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はバス制御方式、さらに詳しく貫えば、制御装置
と複数個の入出力装置とが制御装置側に設けられた共通
バスおよび入出力装置側に設けられた個別のバス・アダ
プタを介し、て接続された装置（１） のバス制御方式に関する。

技術の背景 制御装置と複数個の入出力装置を共通バスを介して接続
し、制御信号、データ等を該共通バスを経て授受するバ
ス制御方式において、共通バスに接続される入出力装置
の数が多い場合、あるいは入出力装置と制御装置と距離
が長い場合、共通バスと入出力装置との間に個別のバス
・アダプタを挿入した。バス・アダプタはライン・ドラ
イバおよびライン・レシーバを有し共通バス上の信号を
波形整形して入出力装置に送り、入出力装置よりの信号
を波形整形して共通バスに送るものであシ、この種のバ
ス・アダプタにより、入出力装置と制御装置との距離が
長い場合も、共通バスに多くの入出力装置を接続する場
合も、信号を波形整形することにより救済され、正常に
動作をさせていた。

従来技術と問題点 従来の技術に従えば、上記のバス・アダプタ中のライン
・ドライバおよびライン・レシーバを常に動作状態にお
いて、バス・アダプタを常に導゛通状態におき、共通バ
スと全入出力装置が接続された状態におかれていた。

そのため、入出力装置に障害が発生すると、該入出力装
置から、データ、その他の信号がライン・アダプタを経
て共通バスに流れ込むような事態となることがある。こ
のような障害に対しては、制御装置は上記共通バスによ
る制御が不可能となシ、さらに、罹障入出力装置の切ｐ
分けも困難となる。

また入出力装置の数が増加するに従って、バスアダプタ
、従って、その内蔵するライン・ドライバ、ライン・レ
シーバの数も多くなる。なお、上記のライン・ドライバ
、ライン・レシーバは常時動作可能状態に維持するため
に、その数の多さと相俟ってその電力消費が大きい。こ
の消費電力の多くの部分は実際の動作に寄与することな
く、全く無駄な消費である。

従来の技術に従えば、バス・アダプタを使用する上記の
バス制御方式において、上記のような問題点があった。

発明の目的 本発明は、従来技術における上記の問題点を解決し、バ
ス制御方式において、入出力装置の障害時に、罹障入出
力装置から共通バスにデータが流れ込むことにより制御
装置の共通バスによる制御が不可能となることを防止し
、またバス・アダプタにおける無駄な電力消費を抑え電
力消費の節減および発熱量を低下させることを目的とす
る。

発明の実施例 以下図面について、本発明の詳細な説明する。

第１図は、本発明を実施したバス制御方式の接続図であ
る。第１図において、ＣＣは制御装置、Ｂは制御装置Ｃ
Ｃ側に設けられた共通バス、■１０１〜ｌ１０Ｈ％　　
ｌ１０Ｈ＋ｔ　〜ｌ１０ｎ＋ｍ　　はそれぞれ入出力装
置、ＢＡ１〜ＢＡｎ、、、はそれぞれ入出力装置側に設
けられた個別のバス・アダプタである。

第２図は、第１図におけるバス・アダプタの詳細な接続
図である。第２図において、ＢＡババス・アダプタ％　
　ＤＶＩＩＤＶｌｌはライン・ドライバ、ＲＶはライン
・レシーバ、ＭＡＴはマツチャ、ＡＧｌ、ＡＧｇはア（
３） ンド・ケー）　、Ｇ−ＦＦ　Ｕゲート・フリップフロッ
プである。

ここに、共通バスＢ（第１図）は、データ／制御バス賦
およびアドレス・バスＩＯＡを含み、第２図に示すよう
に、これ等バスはバス・アダプタＢＡに引き込まれる。

データ／制御・パス賦は、制御装置ＣＣから入出力装置
Ｉ１０へ信号を送るバスと逆の方向へ信号を送るバスか
らなる。谷パスは多くの心線を有し、各心線にライン・
ドライバあるいはライン・レシーバがそれぞれ設けられ
るものであ、るが、図には略示するに止める。

第２図において、バス・アダプタＢＡの左側に示されて
いる各バス、データ／制御・バスＤ／Ｃ、アドレス・バ
スＩＯＡは第１図の共通バスＢを経て制御装置に接続さ
れ、・右側に示されているバスは入出力装置（■１０．
〜工１０ｎのうちの１個、あるいはｌ１ｂ また、静止状態では、各バス・アダプタにおいて、ゲー
ト・フリップフロッグＧ−ＦＦはリセット状態にあシ、
出力端子Ｑからは“０″を出力し、こ（４） の出力によりライン・ドライバＤＶ　ｌ、　ＤＶ　ｇ　
、ライン・レシーバＲＶはインヒビットの状態におかれ
、すなわち、その出力はハイ・インピーダンスとなシ、
共通バスＢと、当該バス・アダプタが制御装置との接続
を支配する入出力装置とは遮断された状態にある。谷ラ
イン・ドライバ、ライン・レシーバは動作状態におくと
その消費電力が大きく、１個当多数１００ｍＷに達する
が、上記のインヒビット状態におくことによ＃）ｔｌｔ
力消費を半分以下に抑えることができる。

バス・アダプタＢＡの右側のバスが１個の入出力装置、
例えばＩｌｏ　１〜ｌ１０ｎのうちの１個、に接続され
、制御装置との接続を支配するものとする。

この場合バス・アダプタＢＡのマツチャＭＡＴの端子Ｂ
Ｋは、該バス・アダプタＢＡの支配する入出力装置のア
ドレスを設定しておく。

第１図のバス制御方式において、静止状態にあるときは
、前記したように全パス・アダプタＢＡ１〜ＢＡｎ＋１
ケート・フリップフロップＧ−ＦＦｕｌＪセット状態に
あり、その出力端子Ｑから″０＃が出力し、これにより
ライン・ドライバＤＶ１．ＤＶ、およびライン・レシー
バＲＶは上記インヒビット状態にあり、共通パスＢと各
入出力装置側１０．〜ｌ１０ｎ。

ｌ１０ｎ＋１〜ｌ１０ｎ十ｍとを切断状態におく。

いま、制御装置ＣＣから、ある入出力装置、例えば■１
０１にアクセスしようとする場合は、制御装［ＣＣは該
入出力装置Ｉ１０□のアドレスを共通パスＢ中のアドレ
ス・バスＩＯＡに送出する。このアドレス情報はすべて
のバス・アダプタＢＡ、〜ＢＡｎ＋１に入力する。各バ
ス・アダプタＢＡ１〜ＢＡＨ＋１において、このアドレ
ス情報はアドレス・バスＩＯＡ’＆経て、マツチャＭＡ
Ｔの端子人に入力する。ただし、アドレス・バスＩＯＡ
に挿入されたライン・ドライバＤＶ、はインヒビット状
態にあるから、このアドレス情報は入出力装置側へは送
出されない。

マツチャＭＡＴにおいて、端子Ａに入力したアドレス情
報と端子Ｂに設定した、このバス・アダプタＢＡが支配
する入出力装置のアドレス情報とが比較される。不一致
ならば、マツチャＭＡＴはその出力端子Ｍから“０＃を
出力する。また、このアドレ（７） ス情報送出中に、線５ＩＯＡが、アドレス情報送出信号
として一時“θ″から”ビに転じ、アンド・ゲー）　Ａ
Ｇ　１．　ＡＧ　２が導通する。

しかし、上記アンド・ゲー）　ＡＧｌ、ＡＧ、が非導通
のときはゲート・フリップフロップＧ−ＦＦは、その入
力端子Ｓ、Ｒには０＃が入力しているので、その状態は
変らず、また導通しても、マツチャＭＡＴの出力端子Ｍ
が“０”を出力していれば、入力端子８、Ｒにはそれぞ
れ１０″、″１＃が入力し、セットされることはなく、
もし、セット状態にあれば、リセットされる。

しかし、マツチャＭＡＴにおいて、端子人に入力したア
ドレス情報と端子Ｂに設定した、このノくス・アダプタ
ＢＡが支配する入出力装置のアドレス情報とが一致すれ
ば、例えば、この場合パス・アダプタＢＡＨにおいては
マツチャＭＡＴはこれを識別してその出力端子Ｍから“
１”を出力する。従って、線５ＩＯＡがアドレス情報送
出信号として一時″０＃から“ｌ″に転じ、アンド・ゲ
ー）ＡＧＩ、ＡＧ、が導通すると、アンド・ゲー）ＡＧ
ｌの出力は１＃となり、（８） またアンド・ゲー）　Ａ（ｒｇの出力は“θ″となり、
ゲート・フリップフロップＧ−ＦＦの入力端子Ｓ、Ｒに
はそれぞれ１”、”０″が入力する。従って、ゲート・
フリップフロッグＧ−ＦＦはセットされ、線５−ＩＯＡ
のアドレス情報送出信号が消失しても、セット状態を維
持する。

ゲート・フリップフロッグＧ−ＦＦがセットされると、
出力端子Ｑは１１”を出力し、従って、ライン・ドライ
バＤＶ１．ＤＶ、およびライン・レシーバＲＶはインヒ
ビット状態が解除される。

第３図に、アドレス・バスＩＯＡ上のアドレス信号と、
１ＳＩＯＡ上のアドレス情報送出信号と、ゲート・フリ
ップフロップＧ−ＦＦのとる状態とのタイミング関係を
示す。

第３図において、ＩＯＡはアドレス・バスを、そは１ｓ
ＴＯＡ上のアドレス情報送出信号を示し、Ｇ−ＦＦ　Ｕ
　ケート・フリップフロップＧ−ＦＦのセット（Ｓ）、
リセット（６）状態を示す。

先に説明したように、アドレス・バスＩＯＡから端子Ａ
に入力したアドレス情報Ａｉと端子Ｂに設定されたアド
レス情報とが一致したことが検出され、線８ＩＯＡから
アドレス情報送出信号が受信されるト、ケート・フリッ
プフロップＧ−ＦＦはセットされ、ライン・ドライバＤ
ｖ！はインヒビット状態を解除されるので、アドレス・
バスＩＯＡ上のアドレス信号Ａｉはライン・ドライバＤ
Ｖ、を通過して、このバス・アダプタに接続されている
入出力装置に受信される。

このようにして、アドレス指定された入出力装置例えば
■１０１に到るバス・アダプタＢＡ１が導通し、制御装
ＲＣＣと該入出力装置との間で、共通バスＢを介して各
種の信号が送受される。

しかし、上記と異るアドレス情報Ａｊがアドレス・バス
ＩＯＡから入力したときは、先に説明したように、もし
、ゲート・フリップフロップＧ−ＦＦがセット状態にあ
ればリセットされ、リセット状態にあればリセット状態
を継続する。従って、ライン・ドライバＤＶＩ、ＤＶ、
およびライン・レシーバＲＶは、ゲート・フリップフロ
ップＧ−ＦＦの出力Ｑ（この際′０＃）によってインヒ
ビットされ、該バス・アダプタＢＡに接続されている入
出力装置は共通バスＢから遮断される。すなわち、共通
バスＢのアドレス・バスＩＯＡに送出されたアドレスｔ
［は該バス・アダプタＢ＾で遮断され、該バス・アダプ
タに接続された入出力装置には送られない。

第１図において、ｍ個の入出力装置ｌ１０ｎ＋１〜”／
’ｏｎ＋ｍ　（一般的に言えば任意の数の複数個の入出
力装置）がバス・アダプタＢＡｎ＋、に接続されている
。この場合、上記の複数の入出力装置ｌ１０ｎ＋１〜ｌ
１０ｎ＋ｍのアドレスは、上位桁（例えばアドレスが８
ビツト構成とすれば上位の４ビツト）を一致させ、下位
桁（例えば下位４ビツト）を異らせておき、該バス・ア
ダプタＢＡｎ＋、のマツチャＭＡＴの端子Ｂに該上位桁
を設定しておく。

アドレス・バスＩＯＡから送られたアドレス情報の該当
上位桁を、マツチャＭＡＴで照合する。不一致ならば、
出力端子Ｍには１０″を出力し、これによシ先に説明し
たようにライン・ドライバＤＶ１゜（１１） ＤＶ２、ライン・レシーバＲＶはインヒピット状態を続
ける。一致すれば出力端子Ｍに″１”を゛出力し、これ
により先に説明したように、ライン・ドライバ＋ＤＶ１
．ＤＶ２、ライン・レシーバＲＶはイン上２ツト状態を
解除され導通する。従って、該アドレス情報は該当バス
・アダプタＢＡＨ＋ｓ　ｔ−通過して、複数個の入出力
装置ｌ１０Ｈ＋ｔ〜ｌ１０ｎ＋□に入力する。

容入出力装置ｌ１０ｎ＋ｌ−ｌ１０１十ｍで入力したア
ドレス情報を分析し、自己のものと識別した入出力装置
のみが応答する。

なお、入出力装置を共通バスＢにバス・アダプタを介す
ることなく直接接続することも可能である。この場合は
共通バスＢ（アドレス・バスＩＯ人）に送出されたアド
レス情報を直接受信し、自己のアドレスか否かを識別す
る。

本発明は、上記の実施例に限定されることなく、その技
術的範囲内で種々の変形が可能である。

発明の効果　　　　　　　　　　　　　　　　　。

本発明は上記のように構成されているので、次のような
効果がある。

（１２） 制御装置からアドレスを指定して起動した入出力装置以
外の入出力装置はバス・アダプタにおいて共通バスと遮
断状態にあるので、罹障した入出力装置から共通バスに
不正規の制御信号、データ等が流れ込むことが防止され
、このために制御装置側のバス（上記共通バス）が使用
不能となることが防止され、従って制御装置が上記共通
バスにより入出力装置を制御することが不可能となると
使用しないバス・アダプタ中のライン・ドライバおよび
ライン・レシーバをインヒビット状態におくことにより
、電力消費量を抑え、これに伴って発熱を抑えることが
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の接続図、第２図はｌ１０１
〜ｌ１０ｎ、ｌ１０ｎ＋ｌ〜ｌ１０ｎ＋□・・・入出力
装Ｗ％　ＢＡＩ〜ＢＡｎ＋１・・・バス・アダプタ、Ｂ
・・・共通バス、ＣＣ・・・制御装置、ＤＶｌ、ＤＶ、
・・・ライン・ドライバ、ＲＶ・・・ラインレシーバ、
　ＭＡＴ・・・マツチャ％ＡＧ１゜ＡＧ、・・・アンド
・ゲート、Ｇ−ＦＦ・・・ゲート・フリップフロップ、
Ｄ／Ｃ・・・データ／　制御・バス、ＩＯＡ・リアドレ
ス・バス、５ＩＯＡ・・・アドレス送出信号線。 特許出願人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. 制御装置と複数個の入出力装置とが制御装置側に設けら
   れた共通バスおよび入出力装置側に設けられた個別のバ
   ス・アダプタを介して接続された装置において、上記バ
   ス・アダプタは、制御装置から共通バスに送出された入
   出力装置のアドレス情報を識別する回路をＮＬ、該アド
   レス情報が当該バス・アダプタが制御装置との接続を支
   配する入出力装置に付与されたアドレス情報と一致した
   ときのみ、上記共通バスに上記入出力装置を接続するこ
   とを特徴とするバス制御方式。