JPS5818715B2 - メモリ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリセルの構成に関するものである。

具体的には半導体メモリとくにモストランジスタメモリ
に関する。

以下、具体的には本発明の詳細な説明する。

従来、モストランジスタを用いたメモリとして選択線と
データ線の交点に設けたメモリセルをのみ選択的に読出
しうるメモリが特願昭４９−５３４９の明細書（発明の
名称、メモリ、出願臼４９．１．９）に示されている。

すなわち複数本のメモリセルの選択線と、これと交叉す
るとと（構成された複数のデータ線と、上記各交叉点に
配置されたメモリセルと、上記データ線に対応して、上
記データ線と同一方向に設けられた制御線と、上記各線
の交点に配されたメモリセルよりなるメモリセルアレー
と、上記データ線上の出力を検出するためのセンスアン
プと上記複数の制御線および選択線の中の特定の制御線
および選択線を選択的に駆動せしめる手段とを有し、こ
れら特定の線の交点にあるメモリセルのみを読出し可能
なごとく構成したメモリが開示されている。

本発明はこのようなメモリの改良に関するものである。

とくに、特定のデータ用メモリセルな検出する場合、そ
のメモリセルの出力を基準のダミーセルの出力とを差動
に検出することが望ましい。

しかし、ノイズ成分をデータ用メモリセルとダミーセル
の出力間でキャンセルする場合、両方に発生する７ノイ
ズをほぼ同等にするごとくメモリセルとダミーセルを配
置することが望ましい。

しかるに従来のダミーセルの配置は上記特願昭４９−５
３４９の明細書にあるごとく、ターミーセルは選択線と
平行にかつデータ用メモリセルと異なる選択線上に配置
されていた。

しかるに、これらの選択線は実際に微妙に異なるために
、これらの選択線に由来するノイズはデータ用メモリセ
ルとターミーセルでは微妙に異なり、完全な相殺が不可
能であった。

本発明はこのような問題点を解決するためにダミーセル
を特定の制御線上に配置し、同一の選択線上のデータ用
メモリセルとダミーセルの出力な差動に検出するように
したものである。

以下具体的に本発明の実施例について説明する。

第１図は本発明に用いうるメモリセルの例の説明図であ
る。

これは先願（特願昭５０−１３３０７８昭和５０年１１
月７日出願、発明の名称「半導体メモリ」）ニて出願し
たものである。

これは２層のポリシリコン（ｐｏｌｙ ｓｉ ）ヲ用い
たメモリセルである。

すなわち、電極ＣＰ、データ線制御電極ＤＧ、ワード線
Ｗはポリシリコンにより構成される。

ＣＰ、ＤＧとＰ型基板との間にはＩＳで示される酸化膜
が形成され、とくに反転層領域を形成する部分はうすい
酸化膜で形成される。

このりすい酸化膜域は図の太線域で示される。

この太線域のうちＣＰ直下部分が記憶容量部となる。

Ｌｊｓ 、ｃｐとＷ間もＩＳで構成される。

記憶電荷はＣＰ電極下のりすい酸化膜の直下に形成され
る反転層に記憶され、この電荷はワード線Ｗをオンにす
ることによって、ＤＧ直下に形成される反転層からゲー
ト部分Ｑを通してデータ線用電極ＤＧ下に形成される反
転層領域よりなるデータ線を介して、拡散層領域ＫＫと
り出されて、メモリセルＭＣから記憶情報が読み出され
る。

ＭＣへの書き込みは、ＷをオンとすることによってＫか
ら記憶電荷がＭＣＫ与えられることによって行われる。

このようなセルでは、ＤＧ直下に反転層を形成し、これ
をデータ線とするためにＤＧＫ高電圧（以下ｎチャンネ
ルＭＯ８の例）を加える必要がある。

逆にＤＧＫパルス電圧を与えることによってワード線と
データ線の交点のメモリセルのみを選択できるメモリが
できる。

第２図は２Ｘ２のマ） ＩＪタス状に配置したメモリの
一構成例で、メモリセルの動作原理の説明図である。

いまＣＰ直下に蓄えられる記憶電圧かＯＶ （ｔｔ Ｑ
ｔｔ Ｋ対応）とｖＤＤ（〜１０ｖ、〃１〃に対応）
とし、Ｗ（ＷＯ、Ｗｌ）とＤＧ（ＤＧｏ 。

ＤＧｌ）には、ＯＶからｖＤＤのステップ状のパルス電
圧が加わるものとしよう。

このようなメモリでは、ＷとＤＧの両方に電圧が印加さ
れたＭＣのみが、センスアンプＳＡとデータ入力回路Ｄ
ＩＣに接続されて読み出しと書きこみが行われる。

いずれか一方に印加されても（たとえばＷ。

オン、ＤＧｏオフ）オフのＤＧ（例えばＤＧ。

）直下には反転層は形成されないから、Ｄｏ（ＤＧ。

オンの場合には反転層が形成されデータ線になる）は、
ＤＩＣ８Ａから切り離される。

したがって、たとえばＷ。Ｗｌ とＤＧｏ、ＤＧ、に選
択的にパルスを印加すれば２×２のマトリクスから１個
のＭＣが選択できることになる。

従来のこの種のダイナミックメモリでは、ワード線につ
ながるすべてのメモリセルが同時に読み出され、しかも
これらの読み出しが破壊的（Ｄｅｓｔｒｕｃｔｉｖｅ
Ｒｅａｄ Ｏｕｔ、 ＤＲＯ）であったので、再書きこ
みするために同時に読み出されるＭＣの数だけ増幅器が
必要であり、このため占有面積や消費電力が犬となる欠
点があった。

これに対して、本メモリは常にメモリマトリクスから１
個のＭＣＬか読み出されないためにこれらの欠点が全部
とり除かれる利点がある。

以上本発明を適用するメモリを第１図の構造のメモリセ
ルを用いて説明したが、本発明はこの構造に限定される
ことはないことは明らかであり、第３図のごとくメモリ
セルＭＣとして、ワード線電圧で制御されるゲートＱと
データ線制御線ＤＧの電圧により制御されるゲー）ＱＤ
とを実質的にそなえ、両者のゲートがオンになったＭＣ
のみ、その出力がデータ線り上に取り出されるものでも
よい。

（第１図、第２図の例では、このゲートＱＤがデータ線
りとＤＧにより分布的に構成されているものである。

）第３図における記号は第２図と同一の意味を有する。

第３図の構成に用いるメモリセルは第４図のごとくに構
成できる。

ここでＤは拡散層により形成されたデータ線でデータ線
制御電極ＤＧにより基板との間に形成されるゲートＱＤ
およびゲートＱを介して電極ＣＰ下に形成される反転層
と接続される。

第５図は本発明に用いうる他のメモリセルの例である。

ＤＧｏによりゲートＱＤがオンとなりこのとき、ＷｏＫ
ｍ圧がかかつていると、この電圧によりゲートＱがオン
となり、ＷｏとＤＧｏＯ交点のＭＣが続出されることに
なる。

以上の例ではＭＣは２つのゲー）Ｑ、ＱＤと記憶部分容
量形成コンデンサＣ８とからなる例を用いて示した。

しかし、ゲートとこのメモリ記憶部分とを同一の素子で
形成することも可能である。

いずれにせよ、本発明ではワード線とデータ線と、その
データ線と同一方向に配した制御線と、それらの交点に
配したメモリセルを有したメモリであってワード線と制
御線を適宜選択することにより、それらの交点のメモリ
セルのみ選択可能ならしめるメモリセルであればよい。

以下、以上のようなメモリセルな用いた本発明を説明す
る。

第６図は第１図のＭＣを用いた回路方式である。

第７図に示されたような、ワード線への電圧印加時の雑
音を相殺するためのダミーセルＤＣを用いて、選択され
たＭＣからの信号を差動で検出する例である。

偶数番目のＤＧ（ＤＧｏ、ＤＣ２）に接続されたＭＣを
選択する場合には、ＤＤＧ １をオンにし、奇数番目の
ＤＧ（ＤＧｌ、ＤＣ３）に接続されたＭＣを選択する場
合には、ＤＤＧｏをオンにすればよい。

このとき、ＭＣとＤＣはそれぞれ、ＣＤＴ、σＤＴＫ検
出され差動検出器ＳＡで検出し、データＤ。

を出力する。データＤｉの書込みは書込み回路ＤＩＣよ
り行われる。

この実施例の特長は、１本のワード線上に選択しようと
するＭＣとＤＣが接続されていることで、これによって
、雑音が相殺しやすく、またワード線駆動回路が単純化
できる。

さらに第６図で共通データ線ＣＤＴ、ＣＤＴを同一方向
にとり出した例であるが、第８図のように両側からとり
出すこともできる。

なお一般に第１図のごときＭＯの読み出し信号電圧にき
わめて小さいので、製造工程で生ずるマスクずれなどに
よるＣＤＴ、ＣＤＴの電気的不平衡（たとえば容量不平
衡）がないように細心の注意が必要である。

たとえばマスクずれによって第５図、第８図でＣＤＴの
容量がＣＤＴのそれよりも大きくなりすぎると、この容
量の不平衡等が等；制約に雑音となり信号が正常に検出
できなくなる。

第９図、第１０図のようにＣＤＴ 、ＣＤＴを奇数回交
叉すれば、容量は完全に平衡するから、この欠点をとり
除ける。

ただし図では１回交叉の例を示しである。

第１１図はこの電圧一致読み出し、書き込み特性を利用
したメモリの構成例である。

ＭＡはサブマトリクスであり、図では２×４としである
。

各ＭＡには第６図のごときＤＩＣ，ＳＡがあるが図では
省略しである。

Ｗｏ 、Ｗｌ −ＤＧｏ−ＤＧ３は各ＭＡに共通に配線
されていて、Ｗｏ 、Ｗｌにはワード駆動回路ＷＤとア
ドレス信号ａ２ によっていずれかに選択的にパルスが
印加される。

同様にＤＧ匍脚回路ＤＧＤとアドレス信号ａ。

、ａｌ によってＤＧｏ−ＤＧ３のうちの１本およびＤ
ＤＧｏ。

ＤＤＧｌのうちの１本に選択的にパルスが印加される。

この結果、ＭＡ内の１個の選択されたＭＣおよびターミ
ーセルから、各ＭＡ内のＳＩＣ信号が読み出され、さら
に各ＳＡからの複数個の出力信号は、さらに選択されて
（第２図では省略）１個のみがチップ外に読み出される
。

第１１図で重要な特長は、各ＭＡ間に単に配線で接続さ
れており、これを駆動する回路（ＷＤ、ＤＧＤ）は１個
所に集中してレイアウトできることである。

従来の半導体メモリは、各メモリマトリクス内の各ワー
ド線、あるいは各データ線にアドレスデコータ′と駆動
回路が配置されており、これらの占有面積がＭＣに比べ
てかなり大きいため、ＭＣのピッチとこれらの回路のピ
ッチが合わなくなってきており、これが高集積化の重大
な妨げになってきている。

これに対して第１１図は単に配線（このピッチは通常Ｍ
Ｃのピッチよりも小にできる）が問題になるだけだから
、高集積化への妨げはなくなる。

第１２図は、ＭＣ中で特にピッチの小さい方向をもつＭ
Ｃ（図ではその例としてワード線方向を記しである。

またデータ線方向は十分広いとしである。

）を用いたメモリで、第１１図は各ＭＡから１個読み出
し信号をとり出したのに対して、複数個のＭＡからなる
ＭＡ群の中から１個の読み出し信号をとり出す例である
。

まずＧＣｏ−ＧＣ３をオン（高電圧）、Ｗｏｏ、Ｗｏｌ
をオンにして、Ｑに相当する全トランジスタをオンにし
て全ワード線Ｗｏｏ−Ｗ３、を高電圧に充電（プリチャ
ージ）しておく。

この時ＤＧｏ−ＤＧ、はＯＶにしておく。次ＫＷＤとア
ドレス信号ａ４によって、ＷｏｏとＷｏｌの中で非選択
された一方の線をＯｖに放電する。

これによって各ＭＡの非選択ワード線はＯｖになる。

この後で制御回路ＲＥＦＣとアドレス信号ａ５ 、 ａ
６とで、ＧＣｏ〜Ｇｏ２の中で、選択された１本の線の
みをＯＶＫし、他の非選択線は高電圧にしておく。

この後で高電圧になっているＷ。０とＷ。

、のいずれかの選択線をＯｖに放電する。以上の動作に
よって選択されたワード線（Ｗｏｏ〜Ｗ３、の中の１本
たとえばＷ。

。）のみ高電圧となり、他はすべて０ｖｖＬなる。

以上の動作が完了した後でＤＧＤとａ□−ａ３でＤＧｏ
からＤＧ、の中の選択された１本（たとえばＤＧｏ）Ｋ
高電圧のパルスを印加する。

これによってＷ。０とＤＧｏの交点のＭＣだけを選択す
ることができる。

第３図に比べて本実施例の特長＆’ｌ下の通りである。

通常各Ｙυも１個のＭＣを選択する場合、破壊読み出し
だから各ＭＡに属するＳＡを動作させなければならない
。

プ般ＫＳＡを動作させた場合、消費電力が犬になる。

このよりなＳＡが同時に多数動作するとメモＩＪ Ｌ
Ｓ Ｉとしての許容消費電力を超えてしまうので、他の
周辺回路の消費電力を極力小にさせざるを得ない。

一般に消費電力と速度の積はほぼ一定であることを考え
れば、このことは低速になることを意味する。

したがって第１２図の例は、ＳＡが１偏動作するだけだ
から高速に向いた実施例といえる。

なお従来の１トランジスタと記憶容量で形成されたいわ
ゆるＩＭＯ８Ｔセルなどのように、１本のワード線につ
ながるすべてのメモリセルから、同時に破壊読み出しさ
れるメモリでは、１個のメモリセルだけを選択し、１個
のＳＡを選択的に動作できないこと（したがって低速で
ある）は、前述したように、再書きこみ動作せざるを得
ないというＩＭＯ８Ｔセルの本質的欠点から・みて容易
に明らかである。

第４図の例が実現できるのは、第１図の例のようにＭＣ
自身が電圧一致方式で動作するという利点のためである
。

なお第１図に示すＭＣはダイナミッタ型のＭＣであるか
ら、周期的に再書きこみ（リフレッシュ）しなげればな
らない。

この場合、通常複数個のＭＣを同時にリフレッシュする
方が高性能といわれている。

このリフレッシュ動作を第４図の例で行うには次のよう
にすればよい。

すなわちリフレツクユ命令信号ＲＥＦが有効の場合、Ｗ
ｏｏ、Ｗｏｌのいずれか；（たとえばＷ。

１）を放電した後で、ＧＣｏ−ＧＣ３をＶにすれば、Ｑ
に相当するトランジスタはカットオフとなるから、Ｗｏ
ｏＫつながっていたＷ。

０゜Ｗｌｏ、Ｗ２ｏ、Ｗ３ｏは高電圧に保持される。

この後でＤＧｏをオンにすれば、上記４本のワード線と
ＤＧｏの交点に存在する４個のＭＣが選択され、これら
が属するＭＡ内のＳＡが動作してリフレッシュが行われ
る。

なおＷ。ｏ−Ｗ３１の配線ピッチが十分大であれば、従
来のように各ワード線にデコーダと駆動回路を接続する
ことによって選択された１本のワード線に電圧を印加で
きることは明らかであろう。

第１３図は第１２図の具体的実施例である。

いま上述したように第１２図においてＧＣｏが選択され
てＯＶＫなり、Ｗｏｏのみが高電圧に保持された後でＤ
Ｇｏがオンになると、ＭＣからの読み出し信号が第１１
図のＣＤＴ 、ＣＤＴに現われる。

その後にＡＳのセット信号をオンにすると、この読み出
し信号はフリップフロップ型のＳＡで増幅される。

その後で制御信号ＲＷＣオンとなってデータ出力線り。

、ＤｏＫ出力する。Ｗｏ、Ｗｌともに非選択であればＧ
Ｃｏは高電圧になるからＳＥＴがオンになってもＳＡは
動作せず、またＲＷＣがオンとなってもＣＤＴ 、ＣＤ
Ｔはり。

ｙＤ６から切りはなされる。

以上から本発明によって高速高集積のメモリＬＳＩが実
現できることがわかった。

【図面の簡単な説明】

第１図から第５図は本発明を適用するメモリセルの説明
図、第６図から第１３図は本発明の詳細な説明図である
。 Ｗｏ、Ｗｌ・・・ワード線、Ｄｏ−Ｄ３・・・データ線
、ＤＧｏ−Ｄｏ３・・・制御線、ＤＤ。 ・・・ダミー用データ線、ＤＤＧｏ、ＤＤＧｌ・・・ダ
ミー用制御線、ＳＡ・・・センスアンプ、ＤＧＤ・・・
制御線制御用回路。

Claims (1)

1. 【特許請求の範囲】 １ 読出し、書込みに共通のデータ線にそれぞれ関連づ
   けられて設けられ、かつ互いに直交する複数の選択線と
   制御線の交点に配置された複数のメモリセルな有し、各
   々のメモリセルの記憶情報の読出し、並びに書込みは対
   応する選択線と制御線とが共に選択されたとき行なわれ
   るメモＩＪ において、前記メモリセルのうち特定の制
   御線上に配置されるものを差動検出用ターミーセルとし
   、残りをデータ記憶用メモリセルとし、前記複数の選択
   線のうち単一の選択線を選択してこの選択線上のデータ
   記憶用メモリセルと差動検出用ターミーセルとの出力を
   差動に検出して読出しを行なうことを特徴とするメモリ
   。 ２、特許請求の範囲第１項のメモリにおいて同一選択線
   上に複数のターミーセルを設け、この選択線上のデータ
   用メモリセルに対応して、異なる夕゛ミーセルを選択す
   るメモリ。 ３ 特許請求の範囲第１項のメモリにおいて同一選択線
   上に２個のターミーセルを設け、上記データ用メモリセ
   ルが偶数番目の位置か奇数番目の位置かにより異なるタ
   ーミーセルを選ぶメモリ。 ４ 特許請求の範囲第１項のメモリにおいて、ダミーセ
   ルを各選択線上の端部にのみ設けたメモリ。 ５ 特許請求の範囲第１項のメモリにおいて上記各デー
   タ線の一部の複数のデータ線および残部の複数のデータ
   線をそれぞれ互いに結線して第１、第２の出力線とし、
   この出力線を互いに交叉させた後検出手段に接続したメ
   モリ。 ６ 特許請求の範囲第１項のメモリにおいて上記各デー
   タ線の一部の複数のデータ線および残部の複数のデータ
   線をそれぞれメモリセルアレーの異なる側において結線
   して第１．第２の出力線とし、この出力線を検出手段へ
   接続したメモリ。 ７ メモリセルがコンデンサとトランジスタとから成る
   特許請求の範囲第１項、第２項、第３項、第４項、第５
   項、もしくは第６項に記載のメモリ。 ８ 読出し、書込みに共通のデータ線にそれぞれ関連づ
   けられて設けられ、かつ互いに直交する複数の選択線と
   制御線の交点に配置された複数のメモリセルを有し、各
   々のメモリセルの記憶情報の読出し、並びに書込みは対
   応する選択線と制御線とが共に選択されたとき行なわれ
   るメモＩＪ において、前記複数個のメモリセルをグル
   ープ化して二次元マトリクス状に配列したものをそれぞ
   れメモリセルアレーとし、各メモリセルアレー内のメモ
   リセルのうち特定の制御線上に配置されるものを差動検
   出用メモリセルとし、残りをデータ記憶用メモリセルと
   し、かつそれぞれのメモリセルアレーには前記データ記
   憶用メモリセルと前記ダミーセルを差動に検出すべき検
   出手段を備え、該検出手段は前記複数の選択線のうち当
   該メモリセルアレー内の単一の選択線が選択されたとき
   該選択線上のデータ記憶用メモリセルと差動検出用ダミ
   ーセルとの出力を差動に検出することを特徴とするメモ
   リ。 ９ 特許請求の範囲第８項のメモリニおいて異なる行に
   ある各メモリセルアレーの互いに対応する選択線が結線
   されているメモリ。 １０ 特許請求の範囲第８項のメモＩＪ において異
   なる列にあるメモリセルアレーの互いに対応する制御線
   が結線されているメモリ。 １１ 特許請求の範囲第８項のメモＩＪ において上
   記選択線および制御線を駆動する手段を全メモリアレー
   に共通に設けたメモリ。 １２、特許請求の範囲第８項のメモリにおいてメモリセ
   ルとしてリフレッシュを必要とするメモリセルを用い、
   リフレッシュ時には同−行内又は同一列内の複数のメモ
   リセルアレーの、互いに対応するメモリセルを選択すべ
   く、選択線および制御線を駆動せしめるメモリ。