JPS581889A - 半導体記憶装置のダミ−セル制御方式 - Google Patents
半導体記憶装置のダミ−セル制御方式Info
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- JPS581889A JPS581889A JP56099753A JP9975381A JPS581889A JP S581889 A JPS581889 A JP S581889A JP 56099753 A JP56099753 A JP 56099753A JP 9975381 A JP9975381 A JP 9975381A JP S581889 A JPS581889 A JP S581889A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置ＫＷＩＡシ、特に、ＭＯＳ（ム
〈は、ＭＩＳ）技＠による１トランジスタ、１キャッジ
Ｉ形メ−Ｗ＆リセルを儒えたメイナｔｙ夕形半導体記憶
装置のダミーセル制御方式に関する。
〈は、ＭＩＳ）技＠による１トランジスタ、１キャッジ
Ｉ形メ−Ｗ＆リセルを儒えたメイナｔｙ夕形半導体記憶
装置のダミーセル制御方式に関する。
半導体記憶装置、ＭＩＳに、ＭＯＢメイナ建、りＲＡＭ
（ツ／メムアク七スメ篭り）においては、集積度の点で
利点を有す為１トランジスタ、ｌ中＋／々シタ形メ毫リ
セルが最もよ〈用−られている・すなわち、この場会、
舎メ噌り七ルは、１つの中ヤノシタと、この中ヤーシー
の充電、放電のスイッチ素子として作用すＪｌｌつの）
ｙ７ゾメタとからなる。従りて、このキャΔシＩＫをけ
る電荷の有無がデータ１１１１１もしくは２０′を示す
ことになるＯ従来、とのよ１ＭＰ導体記憶鋏置における
メ１−竜ルとして、メ４讐セルと同様な１つのキャノ臂
シタおよび１つのキャパシタに加えて、キャパシタをり
令、トすｂ九めのトランジスＩを具備するものが主流で
あうたが、どく最近、１つのキヤノンＩのみをＡｌｌす
る／建−セルが提案されるようになった（参照’ｘｍｉ
鳶Ｊ、８＊１ｉｄ−１１ｔａｔ＠Ｃ１ｒ様１ｔｓ＋ｖｅ
１４ｃｍ１５ 、Ａ！ 、ｐｐ、１＠４−１８９．Ａｐ
ｒ、１９８０）。
（ツ／メムアク七スメ篭り）においては、集積度の点で
利点を有す為１トランジスタ、ｌ中＋／々シタ形メ毫リ
セルが最もよ〈用−られている・すなわち、この場会、
舎メ噌り七ルは、１つの中ヤノシタと、この中ヤーシー
の充電、放電のスイッチ素子として作用すＪｌｌつの）
ｙ７ゾメタとからなる。従りて、このキャΔシＩＫをけ
る電荷の有無がデータ１１１１１もしくは２０′を示す
ことになるＯ従来、とのよ１ＭＰ導体記憶鋏置における
メ１−竜ルとして、メ４讐セルと同様な１つのキャノ臂
シタおよび１つのキャパシタに加えて、キャパシタをり
令、トすｂ九めのトランジスＩを具備するものが主流で
あうたが、どく最近、１つのキヤノンＩのみをＡｌｌす
る／建−セルが提案されるようになった（参照’ｘｍｉ
鳶Ｊ、８＊１ｉｄ−１１ｔａｔ＠Ｃ１ｒ様１ｔｓ＋ｖｅ
１４ｃｍ１５ 、Ａ！ 、ｐｐ、１＠４−１８９．Ａｐ
ｒ、１９８０）。
このような１今ヤノダシタ形〆ミーセルは集積度の点で
有利でらｂｌまた、動作タロ、りの負ＩＩ！Ｊ％大幅に
小さくなる。
有利でらｂｌまた、動作タロ、りの負ＩＩ！Ｊ％大幅に
小さくなる。
上述の１キヤΔシタ形〆ミーセルの制御は、ダミーセル
が接続されたダミーワード線を予め放電し、ワード線を
選択して充電する際にダミーワード線を充電してダミー
ワード線電位を押上げることにより行われ、これにより
、メｉ−ワードｌＩＫ接続された〆ミーセルの容量結合
によりビット紳に基準電位を発生している。従って、ワ
ード線選択用の動作クロックの電位上昇とダミーワード
線の電位上昇とが同位相となり、この結果、動作タロ、
りの負荷は比較的大きく、従って、動作速度が低いとい
う問題点があった。
が接続されたダミーワード線を予め放電し、ワード線を
選択して充電する際にダミーワード線を充電してダミー
ワード線電位を押上げることにより行われ、これにより
、メｉ−ワードｌＩＫ接続された〆ミーセルの容量結合
によりビット紳に基準電位を発生している。従って、ワ
ード線選択用の動作クロックの電位上昇とダミーワード
線の電位上昇とが同位相となり、この結果、動作タロ、
りの負荷は比較的大きく、従って、動作速度が低いとい
う問題点があった。
本発明の目的は、ダミーワード線を予め充電し、ワード
−の選択時Ｋｌ＜−ワード線を放電させるという構想に
もとづき、ワード線選択用の動作りｐ、りの電位上昇と
ダミーワード線の電位上昇とを逆位相にし、これＫより
、動作り四、りの負荷を低減して動作速度を高め、上述
の従来方式における問題点を鱗決することにある。
−の選択時Ｋｌ＜−ワード線を放電させるという構想に
もとづき、ワード線選択用の動作りｐ、りの電位上昇と
ダミーワード線の電位上昇とを逆位相にし、これＫより
、動作り四、りの負荷を低減して動作速度を高め、上述
の従来方式における問題点を鱗決することにある。
以下、図面によ抄本発明を従来形と比較して説明する。
第１図は一般的なメイナン、タ形半導体記憶装置のブｇ
、タ關賂図である。第１図においては、たとえば、１６
）８４ピツトメ毫すを想定している。この場合、ワード
線肌・ 、−・ＩＷＬ■ ｌ循ｉ４゜−、ＷＩＪ■、と
ビット曽１１１．ｅ ｌ ＴＬ、 ｌ ＩＬ、
、 ！ＩＬ１−＋ＩＬ１．マ、ｉ’Ｌｌマとの交差点に
１１トツンジスタ。
、タ關賂図である。第１図においては、たとえば、１６
）８４ピツトメ毫すを想定している。この場合、ワード
線肌・ 、−・ＩＷＬ■ ｌ循ｉ４゜−、ＷＩＪ■、と
ビット曽１１１．ｅ ｌ ＴＬ、 ｌ ＩＬ、
、 ！ＩＬ１−＋ＩＬ１．マ、ｉ’Ｌｌマとの交差点に
１１トツンジスタ。
１キヤΔシタ彰メ篭リセＡＣ・・＋ＣｌＩｎ・・・。
ＣＩ ＊＊Ｍ１ ： ＣＢ 橿 ＋ Ｃｓｓ
＋ｌ ｅ ”’ ＊ ｃｐｓ ＋ｌ ｌＴ ；Ｃ
Ｉ４ ４ ＣＩ４ ４ 、ｅ＋、ｃｓａ １ｔｓ
ｙ ： Ｑｍｙ ＋＠ ＋Ｃ１１ｙ ＋ｌ
ｌ””、Ｃ１ｍ？、１１７が配列され、また、各ビット
線対肛・・肛・： ｌＬｌ ＊ ＩＬｔ ： ”−ニ
ル、、、Ｕ■マ関には、竜ンスアｙゾ８・ 、８１．−
・、 １ｉｔｅｒが接続されている。ａもに、各Ｎ、
）＠ＢＬ、 、 ＢＬｌｌ・−０ＢしＩマの終端にはメ
ンーメ篭リセルＤＣＩＩＩ ＋ＤＣ１１＊ −ｒ Ｄ
ｅｌ＃ｌｊテが接続され、また、各ビ。
＋ｌ ｅ ”’ ＊ ｃｐｓ ＋ｌ ｌＴ ；Ｃ
Ｉ４ ４ ＣＩ４ ４ 、ｅ＋、ｃｓａ １ｔｓ
ｙ ： Ｑｍｙ ＋＠ ＋Ｃ１１ｙ ＋ｌ
ｌ””、Ｃ１ｍ？、１１７が配列され、また、各ビット
線対肛・・肛・： ｌＬｌ ＊ ＩＬｔ ： ”−ニ
ル、、、Ｕ■マ関には、竜ンスアｙゾ８・ 、８１．−
・、 １ｉｔｅｒが接続されている。ａもに、各Ｎ、
）＠ＢＬ、 、 ＢＬｌｌ・−０ＢしＩマの終端にはメ
ンーメ篭リセルＤＣＩＩＩ ＋ＤＣ１１＊ −ｒ Ｄ
ｅｌ＃ｌｊテが接続され、また、各ビ。
ト纏ｎ＠ 、 乱１ ＊ −ｒ 虱ｌ＊ ｖの終端に
はメ電−メ毫すセルＤＣ＠＠ 、Ｄｃ、、＃−・＋ Ｄ
Ｃｓ ｒｓｍｖが接続されている。
はメ電−メ毫すセルＤＣ＠＠ 、Ｄｃ、、＃−・＋ Ｄ
Ｃｓ ｒｓｍｖが接続されている。
ワード線ＷＬ、、ＷＬ、、−・・、ＷＬ、、、の選択は
行デコー〆ＤＥＣＫよりて行われ、壜た同時に、ダ叱−
ワード＠ＤＷＬ１． ｙＩｉ′Ｌ、、 （７）選択を行
テコー〆ＤＥＣによって行われる。この場合、ワード線
ＷＬ、 〜Ｗ、、のいずれかが選択きれるとＩＫは、ダ
ミーワード線光−が選択され、他方、ワード線肌、４〜
ＷＬ １ 鵞ｙのいずれかが選択きれるときＫは、メミ
ーワードｌＩｙル１が選択される。このようなワード線
選択動作は行デコー〆によってオン、オフ制御されてり
胃ツク信号６１を通過させるトランスファダートＴＧ−
４，ＴＧｏ、・・・、〒Ｇｔ＊ｓＫよって行われる・ 第２図は従来の半導体記憶装置の詳細な回路図である。
行デコー〆ＤＥＣＫよりて行われ、壜た同時に、ダ叱−
ワード＠ＤＷＬ１． ｙＩｉ′Ｌ、、 （７）選択を行
テコー〆ＤＥＣによって行われる。この場合、ワード線
ＷＬ、 〜Ｗ、、のいずれかが選択きれるとＩＫは、ダ
ミーワード線光−が選択され、他方、ワード線肌、４〜
ＷＬ １ 鵞ｙのいずれかが選択きれるときＫは、メミ
ーワードｌＩｙル１が選択される。このようなワード線
選択動作は行デコー〆によってオン、オフ制御されてり
胃ツク信号６１を通過させるトランスファダートＴＧ−
４，ＴＧｏ、・・・、〒Ｇｔ＊ｓＫよって行われる・ 第２図は従来の半導体記憶装置の詳細な回路図である。
第２Ｅｌにおいては、第１図におけるワード線ＷＬ、お
よび〆き−ワード＠ＩＷＬ、について詳細に図示してあ
り、他のワード線およびダミーワード線ＤＷＬＩＫつい
ては省略しである。各メモリセルＣ・・、ｃ・し０＝
＋ ＣＩ Ｉｌｌマはキヤ／ダシーーおよびトランジス
ターかもな砂、また、各〆＜−メ毫すセルＤＣ１＠ ＊
ＤＣｓ１＋ −＋ ＤＣｓ ＊ｔｓｔは、キャΔシＪ
Ｃ４，）ツｙジスタＱ４およびトランジスタＱｌかもな
る。この場合、メミーメ篭りセルのキャーシーｃ４の容
量はメ篭リセルの午ヤΔシ”ｒａ の容量のはｆｆ １
／２ Ｋ設定されている・たとえば、第２図の回路にお
いて、読出し動作を行う場合には、リセ、トクロ、／発
生回路ＣＩ、かものリセットクロツタ信号φｌＫよりて
メ建−メモｖ４ル■■。
よび〆き−ワード＠ＩＷＬ、について詳細に図示してあ
り、他のワード線およびダミーワード線ＤＷＬＩＫつい
ては省略しである。各メモリセルＣ・・、ｃ・し０＝
＋ ＣＩ Ｉｌｌマはキヤ／ダシーーおよびトランジス
ターかもな砂、また、各〆＜−メ毫すセルＤＣ１＠ ＊
ＤＣｓ１＋ −＋ ＤＣｓ ＊ｔｓｔは、キャΔシＪ
Ｃ４，）ツｙジスタＱ４およびトランジスタＱｌかもな
る。この場合、メミーメ篭りセルのキャーシーｃ４の容
量はメ篭リセルの午ヤΔシ”ｒａ の容量のはｆｆ １
／２ Ｋ設定されている・たとえば、第２図の回路にお
いて、読出し動作を行う場合には、リセ、トクロ、／発
生回路ＣＩ、かものリセットクロツタ信号φｌＫよりて
メ建−メモｖ４ル■■。
ＤＣＩＢ ＋ ・＝ ＋ Ｄｅｌ＊ ■１ｆ）’Ｐｇ
／＄シＪ Ｖ４を予め放電させておくと同時に１各ビ
ット纏ＭＬ・、肛・。
／＄シＪ Ｖ４を予め放電させておくと同時に１各ビ
ット纏ＭＬ・、肛・。
ＭＬ、 Ｉ ＶｙＬｌｌ・−”Ｉ”１ｇ？＋肛１１？
を所定電位にグリチャージしておく０次に、動作Ｉ四タ
ク発生回路ＣＫ、のタ騨ツタ儒号６１がオン状態のトラ
ンスファｆ−）τＧ・ ＊ＴＧＩＨを介してワード線肌
、。
を所定電位にグリチャージしておく０次に、動作Ｉ四タ
ク発生回路ＣＫ、のタ騨ツタ儒号６１がオン状態のトラ
ンスファｆ−）τＧ・ ＊ＴＧＩＨを介してワード線肌
、。
メ電−ワードーＤＩＪに供給されると、ワード線肌・お
よびメ電−９−ド線扉−が選択されたことになる・この
結果、九とえば、メモリセルＣ・・のキャΔシＪＣ，の
電位が高い（たとえばデータ１１′に＠ａ ”）とＩＫ
は、ビット線ＩＬ・の電位は低下しないが、低い（デー
Ｊ ’Ｏ’ Ｋ和尚）ときには、ピッ）［ＢＬ・の電位
は低下する。他方、メミーセルＤＣ，，Ｋありては、命
ヤ／ダシタＣ，１が充電されるので、ヒｙ ）ＩＩ
ｅの電位社低下する。いずれの場合にありても、キャパ
シターとキヤ・ｌシ／Ｃｄの容量は異なるので、ビ、
）ＩＩｓＢＬｏ、ＴＬ・間には電位差が発生し、この電
位差はセンスアングＳ。
よびメ電−９−ド線扉−が選択されたことになる・この
結果、九とえば、メモリセルＣ・・のキャΔシＪＣ，の
電位が高い（たとえばデータ１１′に＠ａ ”）とＩＫ
は、ビット線ＩＬ・の電位は低下しないが、低い（デー
Ｊ ’Ｏ’ Ｋ和尚）ときには、ピッ）［ＢＬ・の電位
は低下する。他方、メミーセルＤＣ，，Ｋありては、命
ヤ／ダシタＣ，１が充電されるので、ヒｙ ）ＩＩ
ｅの電位社低下する。いずれの場合にありても、キャパ
シターとキヤ・ｌシ／Ｃｄの容量は異なるので、ビ、
）ＩＩｓＢＬｏ、ＴＬ・間には電位差が発生し、この電
位差はセンスアングＳ。
によってセンスすなわち増大されて読出されるととにな
る。
る。
しかしながら、第２図の回路においては、メミーメ篭り
セルの素子数が多く、従って、集積度の点で不利であり
、また、動作クロ、り発生回路ＣＫ、の負荷が大きく、
従って、動作速度が小さくなる。なお、動作クロック発
生回路ＣＫ、の負荷Ｌ１は Ｌｉ口ＣＡ／ ＋ Ｃ，（１） ただし、Ｃａ２：メミーワード線（Ａｎ）配線の容量Ｃ
５二メ建−メモリ−４−【ルＤＣ，，，〜ＤＣ１＋ｔｍ
ｖのト２ンジ、（ＪＱ−のｒ−ト容量 で表わすことができる。第２項のトランシス−の分の容
量をＣ，）ランジス／Ｑ−の入力容量に対する出力容量
の比すなわち一種の増幅率をαとすれば、メイーメ毫り
セル１個分＃′１ｃ７ａであるので、（１）式は、 Ｌ １ ＝ ０．４ ＋４ （２）ただ
し、ｌ：メミーメ篭りセル数 と表わす仁とができる。
セルの素子数が多く、従って、集積度の点で不利であり
、また、動作クロ、り発生回路ＣＫ、の負荷が大きく、
従って、動作速度が小さくなる。なお、動作クロック発
生回路ＣＫ、の負荷Ｌ１は Ｌｉ口ＣＡ／ ＋ Ｃ，（１） ただし、Ｃａ２：メミーワード線（Ａｎ）配線の容量Ｃ
５二メ建−メモリ−４−【ルＤＣ，，，〜ＤＣ１＋ｔｍ
ｖのト２ンジ、（ＪＱ−のｒ−ト容量 で表わすことができる。第２項のトランシス−の分の容
量をＣ，）ランジス／Ｑ−の入力容量に対する出力容量
の比すなわち一種の増幅率をαとすれば、メイーメ毫り
セル１個分＃′１ｃ７ａであるので、（１）式は、 Ｌ １ ＝ ０．４ ＋４ （２）ただ
し、ｌ：メミーメ篭りセル数 と表わす仁とができる。
第３図は他の従来の中導体記憶装置の詳細な回路図であ
る。第３図におｉて、第２図の構成！！素と図−の要素
にりいては同一の参照番号を付しである・各メ々−メ４
９セルＤＣＩＩｅ ＃ ＤＣ！１ ’・・・。
る。第３図におｉて、第２図の構成！！素と図−の要素
にりいては同一の参照番号を付しである・各メ々−メ４
９セルＤＣＩＩｅ ＃ ＤＣ！１ ’・・・。
ＤＣＩ＃ｌｌｆは１つのみのキヤノン−０４からなる。
仁れＫより、第２図の／ミーメ侵リセルに比較して、ダ
ミーメモリセルの占有面積を着しく小さくすることがで
龜る・ま九、各トランジスタＱ、およびＱｌはメ電−ワ
ード纏廣−を充電および放電させるためのものである。
ミーメモリセルの占有面積を着しく小さくすることがで
龜る・ま九、各トランジスタＱ、およびＱｌはメ電−ワ
ード纏廣−を充電および放電させるためのものである。
＄１１３ＷＪの回路においては、メ建−ワード線）九意
の配＠察量もトランジス−Ｑ、のｒ−）容量Ｋｔすれる
ので、上述と同様に考えると、第３図の動作クロ、り発
生回路ＣＫ、の負荷り、は、Ｌ寓−へＶ十譬
（３）と表わすことができる。従って、第２図
の場合に比較して動作クロ、り発生回路ＣＫ１の負荷は
小さくなる。
の配＠察量もトランジス−Ｑ、のｒ−）容量Ｋｔすれる
ので、上述と同様に考えると、第３図の動作クロ、り発
生回路ＣＫ、の負荷り、は、Ｌ寓−へＶ十譬
（３）と表わすことができる。従って、第２図
の場合に比較して動作クロ、り発生回路ＣＫ１の負荷は
小さくなる。
第３図の回路動作にりいて説明する。
第４図は第３図の回路内に現われる信号のタイミング図
である。／ミーワード線１１Ｍｍはりセットク四ツク信
号φ翼によりて放電され、且つビット線ＢＬ・ ・ Ｉ
Ｌ・ ・ Ｂｔ、、 、’ＫＬ１ ＋ ”’ ・ １
Ｌ■マ ・１■１諺１は！リチャージされているものと
する。ただし、以下、ピッＨｕＬ、、Ｉ”ＬａＫついて
のみ説明する。
である。／ミーワード線１１Ｍｍはりセットク四ツク信
号φ翼によりて放電され、且つビット線ＢＬ・ ・ Ｉ
Ｌ・ ・ Ｂｔ、、 、’ＫＬ１ ＋ ”’ ・ １
Ｌ■マ ・１■１諺１は！リチャージされているものと
する。ただし、以下、ピッＨｕＬ、、Ｉ”ＬａＫついて
のみ説明する。
この状ｌＩＩにおいて、クロＶり信号φＷＬが上昇する
と、Ｍ４図に示すように１ メツ−ワードＳ謂−の電位
も上昇する。すなわちφＷＬとダ之−ワード線囲−の電
位とは同相で変化する。従って、トランジスタＱＡのダ
ート−ソース間電圧ΔＶは大きくならないので、上述の
（３）弐におけるαの値を大きくできない。この理由は
、同−ｆ−）電圧に対し、多くの電流を流すことができ
、すなわち、ｆｆ−）−ソース間電圧を大自〈でき、大
きなキャーシタを駆動で自ることが「αが大きい」とい
うことになるからである。
と、Ｍ４図に示すように１ メツ−ワードＳ謂−の電位
も上昇する。すなわちφＷＬとダ之−ワード線囲−の電
位とは同相で変化する。従って、トランジスタＱＡのダ
ート−ソース間電圧ΔＶは大きくならないので、上述の
（３）弐におけるαの値を大きくできない。この理由は
、同−ｆ−）電圧に対し、多くの電流を流すことができ
、すなわち、ｆｆ−）−ソース間電圧を大自〈でき、大
きなキャーシタを駆動で自ることが「αが大きい」とい
うことになるからである。
また、Ｖ、）線１４はメミーワーＰ線席−と中ヤ／ダシ
ＩＣｄを介して静電結合しているので、げ、ト線ｎ、の
電位はビット線乱・とメミーワード線Ｄｗ′Ｌｌとの容
量比分だけ押上げられる。すなわち、／建−ワード線Ｄ
ＩＦＬ、の電位とＶット線■・・の電位とは同相に変化
する。なお、ビット線ＢＬ。
ＩＣｄを介して静電結合しているので、げ、ト線ｎ、の
電位はビット線乱・とメミーワード線Ｄｗ′Ｌｌとの容
量比分だけ押上げられる。すなわち、／建−ワード線Ｄ
ＩＦＬ、の電位とＶット線■・・の電位とは同相に変化
する。なお、ビット線ＢＬ。
はメ毫リセルｃｏ、のデー−１１′のためにｖ０レベル
を保持してい為ものとする・この場合に、２つのピット
線ａＬ、ＪＬ・関に電位差ΔＶ、が生じ、この電位差は
センスアンｆ８．によってセンスされて大金くなる。仁
の結果、ビット線ＭＬ・の電位はＧＮＤ Ｋ下げられる
。
を保持してい為ものとする・この場合に、２つのピット
線ａＬ、ＪＬ・関に電位差ΔＶ、が生じ、この電位差は
センスアンｆ８．によってセンスされて大金くなる。仁
の結果、ビット線ＭＬ・の電位はＧＮＤ Ｋ下げられる
。
読出し動作が終了すると、再びリセットクロック信号φ
１がハイとなる。この結果、ビット線ＢＩ４ 。
１がハイとなる。この結果、ビット線ＢＩ４ 。
Ｉらは共にレベルＶ、、Ｋｆリチャーゾされ、且つメ電
−ワードー謂−が放電される・このとき、ｆ、）線ｎ、
の電位と／建−ワード線ｙＡｒＬ雲の電位とは逆相で炭
化する。従りて、キヤ・ダシタＣｄの容量はメ建−ワー
ド線Ｗ−がピット線肛。により引き上げられることで大
きく見え（ミラー効果）、この結果、放電用トランジス
タＱ、を大きくしなければならず、リセ、トクｐ２夕発
生回路ＣＫ、の負荷が大きくなる。
−ワードー謂−が放電される・このとき、ｆ、）線ｎ、
の電位と／建−ワード線ｙＡｒＬ雲の電位とは逆相で炭
化する。従りて、キヤ・ダシタＣｄの容量はメ建−ワー
ド線Ｗ−がピット線肛。により引き上げられることで大
きく見え（ミラー効果）、この結果、放電用トランジス
タＱ、を大きくしなければならず、リセ、トクｐ２夕発
生回路ＣＫ、の負荷が大きくなる。
第５図は本発明の一実施例としての半導体記憶装置の詳
細な回路図である。第５図において、第３図の構成ｌ！
素と同一の要素については同一の参ｍｓ号を付しである
。すなわち、第３図と異なり、充電用トランジスタＱ、
はリセットクロック発生回路ＣＫｌｆｃ接続され、放電
用トランジスタＱｌはトランスｙ ア４ｆ −） ＴＧ
ｔ ｍ ｓを介して動作クロ、り発生回路ＣＫ、に接
続されている・ 第５図の回路動作について説明する。
細な回路図である。第５図において、第３図の構成ｌ！
素と同一の要素については同一の参ｍｓ号を付しである
。すなわち、第３図と異なり、充電用トランジスタＱ、
はリセットクロック発生回路ＣＫｌｆｃ接続され、放電
用トランジスタＱｌはトランスｙ ア４ｆ −） ＴＧ
ｔ ｍ ｓを介して動作クロ、り発生回路ＣＫ、に接
続されている・ 第５図の回路動作について説明する。
第６図は第５図の回路内に現われる信号のタイミング図
である・第６図を参照するとダミーワーＦ” ＩＩ ｔ
ｍ 、はリセットクロック信号φ１によって充電され、
且っビｙ）ＩＩ肛・ 、籠・はｌリチャージされている
ものとする。この状１１において、りｐ、り信号φＷＬ
が上昇すると、第６図に示すように、メ電−ワード１ｍ
謂−の電位は下降する。この場合、トランジスタｑ１の
ソースはＧＮＤであり、トランジスＪＱ、のｒ−）電圧
すなわちクロ、り信号φれの電位が上昇すれば、そのザ
だけ、ｒ−トーソース間電圧が太きくなる。結局、（３
）弐におけるαの値社第３図の場合に比較して大きくな
る。従りて、メミーワード＠ＤＷＬ、の充電、放電を同
一時定数で比較した場合には、前述のαの比分だけトラ
ンジスタＱｌの大きさを小宴〈でき、従って、動作クー
ツタ発生回路ＣＫＩの負荷は小さくするととができる。
である・第６図を参照するとダミーワーＦ” ＩＩ ｔ
ｍ 、はリセットクロック信号φ１によって充電され、
且っビｙ）ＩＩ肛・ 、籠・はｌリチャージされている
ものとする。この状１１において、りｐ、り信号φＷＬ
が上昇すると、第６図に示すように、メ電−ワード１ｍ
謂−の電位は下降する。この場合、トランジスタｑ１の
ソースはＧＮＤであり、トランジスＪＱ、のｒ−）電圧
すなわちクロ、り信号φれの電位が上昇すれば、そのザ
だけ、ｒ−トーソース間電圧が太きくなる。結局、（３
）弐におけるαの値社第３図の場合に比較して大きくな
る。従りて、メミーワード＠ＤＷＬ、の充電、放電を同
一時定数で比較した場合には、前述のαの比分だけトラ
ンジスタＱｌの大きさを小宴〈でき、従って、動作クー
ツタ発生回路ＣＫＩの負荷は小さくするととができる。
また、ビット線ｎ、の電位はビット線翫・とダミーワー
ド線ｙＮＬｌの客量比分だけ引き下げられす、従って、
この場合にも、／ミーワード線ＤＷＬ 。
ド線ｙＮＬｌの客量比分だけ引き下げられす、従って、
この場合にも、／ミーワード線ＤＷＬ 。
の電位とビット線ｎ・の電位とは同相に変化する。
読出し動作が終了すると、リセットク四ツク信
□号−１によってメ々−ワー１’＠ＷＬ、の電位は上
昇し、壕九、ビット線ＩＬ・、肛。の電位も上昇する。
□号−１によってメ々−ワー１’＠ＷＬ、の電位は上
昇し、壕九、ビット線ＩＬ・、肛。の電位も上昇する。
すなわち、ビット線ｎ・の電位とダミーワード線０９％
ＩＬ、の電位とは同相で炭化するので、第３図の場合の
ととくミラー効果はなく、従って、その分、充電用トラ
ンジスタＱ、を小さくすることができ、リセットクロッ
ク発生回路ＣＫ、の負荷を小さくできる。
ＩＬ、の電位とは同相で炭化するので、第３図の場合の
ととくミラー効果はなく、従って、その分、充電用トラ
ンジスタＱ、を小さくすることができ、リセットクロッ
ク発生回路ＣＫ、の負荷を小さくできる。
以上説明したように本発明によれば、動作クロ、り発生
回路の負荷を小さくできるという効果を奏する。
回路の負荷を小さくできるという効果を奏する。
なお、一般に、配憶装置においては、アクセス時間を短
縮することを最優先にして設計が行われる。従って、こ
のためには、リセットクロ、り発生回路の負荷を多少大
きくしても、動作クロ、り発生回路の負荷を小さくした
方がよく、これＫより、高速動作が可能となる・この点
からも本発明の実施例である第５図の回路は従来形の′
＠３図の回路より有利である。
縮することを最優先にして設計が行われる。従って、こ
のためには、リセットクロ、り発生回路の負荷を多少大
きくしても、動作クロ、り発生回路の負荷を小さくした
方がよく、これＫより、高速動作が可能となる・この点
からも本発明の実施例である第５図の回路は従来形の′
＠３図の回路より有利である。
第１図は一般的なグイナｉ、り形半導体記憶装置のプロ
、り回路図、第２図Ｆｉ従来の半導体記憶装置の詳細な
ｔａ１１！−図、第３図は他の従来の半導体記憶装置の
詳細な回路図、第４図は第３図の回路内に現われる信号
のタイミング図、第５図は本発明の一実施例としての半
導体記憶装置の詳細な回路図、第６図は第５図の回路内
に現われる信号のタイミング図である。 Ｗ−＠ ＋ ＝・＋ ”ＷＬｓ ＊ ｖ ”−” −
’線、ｍ、 、 ＤＷＬａ２−Ｘミー７−’ｔ”線、
ＢＬ、、ｉｒＬ、、・・・、ＢＬ１１フ。 百し１雪丁・−・ビット線、Ｃｏ・ 、・・・、Ｃ１ｍ
？＋１１？ ・・・メモリ”’ｓ ＤＣＩ＠ ＊ °
−＋ ＤＣｓ ＋１１？ ： ＤＣｍｓ ＋ −ｒＤ
Ｃｌｅｔｓｙ・・・ダミーメモリセル、８□ 、・・・
ｌ Ｓｌ！？・・・センスアング、ＣＫ１−・・動作ク
ロ、り発生回路、ＣＫ、・・・ｖセットクＨｙり発生回
路、ＤＥＣ・・行デコーダ、ＴＧ−、、ＴＯ，、・・・
、ＴＧｘｍｌ・・・トランスファグーＦ。 特許出斬入 富士通株式会社 特許出願代理人 弁理士 青 木 網 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
、り回路図、第２図Ｆｉ従来の半導体記憶装置の詳細な
ｔａ１１！−図、第３図は他の従来の半導体記憶装置の
詳細な回路図、第４図は第３図の回路内に現われる信号
のタイミング図、第５図は本発明の一実施例としての半
導体記憶装置の詳細な回路図、第６図は第５図の回路内
に現われる信号のタイミング図である。 Ｗ−＠ ＋ ＝・＋ ”ＷＬｓ ＊ ｖ ”−” −
’線、ｍ、 、 ＤＷＬａ２−Ｘミー７−’ｔ”線、
ＢＬ、、ｉｒＬ、、・・・、ＢＬ１１フ。 百し１雪丁・−・ビット線、Ｃｏ・ 、・・・、Ｃ１ｍ
？＋１１？ ・・・メモリ”’ｓ ＤＣＩ＠ ＊ °
−＋ ＤＣｓ ＋１１？ ： ＤＣｍｓ ＋ −ｒＤ
Ｃｌｅｔｓｙ・・・ダミーメモリセル、８□ 、・・・
ｌ Ｓｌ！？・・・センスアング、ＣＫ１−・・動作ク
ロ、り発生回路、ＣＫ、・・・ｖセットクＨｙり発生回
路、ＤＥＣ・・行デコーダ、ＴＧ−、、ＴＯ，、・・・
、ＴＧｘｍｌ・・・トランスファグーＦ。 特許出斬入 富士通株式会社 特許出願代理人 弁理士 青 木 網 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
Claims (1)
- １、ＩＩ数のワード線と複数のビット線との各交差部に
配置された複数の１トランジスタ、１キ今Δシタ形メモ
リセルと、複数のメギ−ワード線と前記複数のビット線
との各交差部に配置された複数の１キヤΔシタ形〆ミー
セルと、を具備する半導体記憶装置において、前記複数
の〆ず一ワード、 線を予め充電し、前記ワード線の１
つを選択して充電すゐ際に前記ダイ−ワード線の１つを
選択して骸選択メミーワード線の電荷を放電して、該選
択メＺ−ワード線に接続されたｌキャッジ／形〆ζ−セ
ルの容量結合により該４キヤパシタ形〆ミーセルに接続
され九ビット線に基準電圧を発生させｂようＫしたこと
を特徴とする半導体記憶装置のダミーセル制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099753A JPS581889A (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置のダミ−セル制御方式 |
| US06/392,077 US4484312A (en) | 1981-06-29 | 1982-06-25 | Dynamic random access memory device |
| EP19820303414 EP0068894B1 (en) | 1981-06-29 | 1982-06-29 | Dynamic random access memory device |
| IE157682A IE55376B1 (en) | 1981-06-29 | 1982-06-29 | Dynamic random access memory device |
| DE8282303414T DE3280064D1 (de) | 1981-06-29 | 1982-06-29 | Dynamische direktzugriffspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099753A JPS581889A (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置のダミ−セル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581889A true JPS581889A (ja) | 1983-01-07 |
Family
ID=14255742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099753A Pending JPS581889A (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置のダミ−セル制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4484312A (ja) |
| JP (1) | JPS581889A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258793A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS61205457A (ja) * | 1985-03-09 | 1986-09-11 | Takizawa Ham Kk | モザイク状ソ−セ−ジの成形方法 |
| JPS62140294A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
| JPS63895A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5255235A (en) * | 1987-05-15 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
| FR2705821B1 (fr) * | 1993-05-24 | 1995-08-11 | Sgs Thomson Microelectronics | Mémoire dynamique. |
| KR100838363B1 (ko) * | 2005-10-20 | 2008-06-13 | 주식회사 하이닉스반도체 | 센스앰프 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
-
1981
- 1981-06-29 JP JP56099753A patent/JPS581889A/ja active Pending
-
1982
- 1982-06-25 US US06/392,077 patent/US4484312A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258793A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS61205457A (ja) * | 1985-03-09 | 1986-09-11 | Takizawa Ham Kk | モザイク状ソ−セ−ジの成形方法 |
| JPS62140294A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
| JPS63895A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4484312A (en) | 1984-11-20 |
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