JPS58190055A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS58190055A JPS58190055A JP57071681A JP7168182A JPS58190055A JP S58190055 A JPS58190055 A JP S58190055A JP 57071681 A JP57071681 A JP 57071681A JP 7168182 A JP7168182 A JP 7168182A JP S58190055 A JPS58190055 A JP S58190055A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- opening
- exposed
- forming
- glass layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/10—Memory cells having a cross-point geometry
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関し、特に多結
晶シリコンをヒユーズとして使用する構造の半導体装置
に関するものである。
晶シリコンをヒユーズとして使用する構造の半導体装置
に関するものである。
半導体製造技術か著しく向−トしたことに伴って、チッ
プ内に納められる素子数か多くなり、高密度化さi’し
た半導体装置か次々に開発され、特にメモリ装置におい
て高密度化された装置の実用化か進んでいる。
プ内に納められる素子数か多くなり、高密度化さi’し
た半導体装置か次々に開発され、特にメモリ装置におい
て高密度化された装置の実用化か進んでいる。
この種の高集積度M OSメモリは、素子数が非常に多
いためにチップ全体のトランジスタ等ヲ完全な良品とし
て仕上げることか非常に困難になって七り、高密度化は
一方で製品の歩留を低下させる原因になっている。この
ような製品歩留りの低下を防ぐために、実際の装置では
一つの対策として冗長性をもたせることか行われており
、チップ内に予め予備となる部分を組み込んで構成する
方法が採られている。この冗長性をもたせる方式は、メ
モリか構成された半導体テップ内に不良部分があればこ
の不良部分を使わずに、予備として準備されている部分
を置き換えて利用し、上記不良部分を切り離して所期の
機能を備えた半導体装置を構成するものである。このよ
うに不良部分が見い出された装置では通常不良部分の切
り離しが行われる。
いためにチップ全体のトランジスタ等ヲ完全な良品とし
て仕上げることか非常に困難になって七り、高密度化は
一方で製品の歩留を低下させる原因になっている。この
ような製品歩留りの低下を防ぐために、実際の装置では
一つの対策として冗長性をもたせることか行われており
、チップ内に予め予備となる部分を組み込んで構成する
方法が採られている。この冗長性をもたせる方式は、メ
モリか構成された半導体テップ内に不良部分があればこ
の不良部分を使わずに、予備として準備されている部分
を置き換えて利用し、上記不良部分を切り離して所期の
機能を備えた半導体装置を構成するものである。このよ
うに不良部分が見い出された装置では通常不良部分の切
り離しが行われる。
従来から行われている不良部分の切り離しどしては、多
結晶ンリコンバターンからなるヒユーズを用いることか
広く利用されている。即ち半導体チップ内に組み込まれ
た例えばメモリ要素の要部に多結晶/リコンからなるヒ
ユーズを予め挿入して回路を構成し、切り離しに際して
はこれらのヒユーズの内電気的に切り離しを要する部分
のヒユー萎ズに、通電→抵抗部の発熱→溶融→電流暴走
→蒸発という過8をとらせることによって切断するもの
である。
結晶ンリコンバターンからなるヒユーズを用いることか
広く利用されている。即ち半導体チップ内に組み込まれ
た例えばメモリ要素の要部に多結晶/リコンからなるヒ
ユーズを予め挿入して回路を構成し、切り離しに際して
はこれらのヒユーズの内電気的に切り離しを要する部分
のヒユー萎ズに、通電→抵抗部の発熱→溶融→電流暴走
→蒸発という過8をとらせることによって切断するもの
である。
しかし多結晶シリコンを上述のように蒸発させて切り離
すためには半導体装置の特にヒユーズとなる多結晶シリ
コン部分には構造上の工夫が必要になる。例えば第1図
に示すような多結晶シリコンからなるヒユーズパターン
を被う構造物を除去した窓開き構造にすることか広く知
られている。
すためには半導体装置の特にヒユーズとなる多結晶シリ
コン部分には構造上の工夫が必要になる。例えば第1図
に示すような多結晶シリコンからなるヒユーズパターン
を被う構造物を除去した窓開き構造にすることか広く知
られている。
しかしなから上記第1図の窓開き構造では、窓か設けら
れていることによる不都合、特に水分等の不純物の侵入
かあり、信頼性か損われるという問題かあった。
れていることによる不都合、特に水分等の不純物の侵入
かあり、信頼性か損われるという問題かあった。
まず上記第1図の従来から工夫されている構造について
説明する。同図において、Iはメモリセル等の回路素子
か組み込まれたシリコン半導体基板で、該半導体基板表
面は比較的厚いフィールド酸化膜2で被われている。上
記フィールド酸化膜2土には回路素子間の電気的接続或
いは切り離しは必要時にヒユーズとして電気的に溶断す
るため、通電用の電極か設けられると共に、蒸発による
溶断を容易にするため一部は露出される。即ち上記多結
晶シリコン層3上には、絶縁のための薄いンリコン酸化
膜4に続いて層間絶縁のだめのリンガラス層5が積層さ
れ、次、E止、記両絶縁層を貫通して多結晶シリコン3
に達するヒユーズ電極取出し用コンタクト孔6,6か形
成される。該コンタクト孔6,6にアルミニウム電極7
が形成された後カバーガラスまたは保護膜としてシリコ
ンナイトライド膜8が半導体基板表面を被って形成され
る。
説明する。同図において、Iはメモリセル等の回路素子
か組み込まれたシリコン半導体基板で、該半導体基板表
面は比較的厚いフィールド酸化膜2で被われている。上
記フィールド酸化膜2土には回路素子間の電気的接続或
いは切り離しは必要時にヒユーズとして電気的に溶断す
るため、通電用の電極か設けられると共に、蒸発による
溶断を容易にするため一部は露出される。即ち上記多結
晶シリコン層3上には、絶縁のための薄いンリコン酸化
膜4に続いて層間絶縁のだめのリンガラス層5が積層さ
れ、次、E止、記両絶縁層を貫通して多結晶シリコン3
に達するヒユーズ電極取出し用コンタクト孔6,6か形
成される。該コンタクト孔6,6にアルミニウム電極7
が形成された後カバーガラスまたは保護膜としてシリコ
ンナイトライド膜8が半導体基板表面を被って形成され
る。
該シリコンナイトライド膜8について、ヒユーズとなる
上記多結晶シリコン3の一部を露出させるために、リン
ガラス層5及び薄い酸化膜4と共に除去され窓9が形成
される。
上記多結晶シリコン3の一部を露出させるために、リン
ガラス層5及び薄い酸化膜4と共に除去され窓9が形成
される。
上記プロセスを経て作製された半導体装置は、このよう
な半導体装置を外気に触れる状態で使、用した場合、不
純物特に水分の侵入か窓9から起こり、側面に露出して
いるリンガラス層5においては、侵入1.た水分によっ
て加水分解か生じ、リン酸を発生しながら次第に内部に
進行する。
な半導体装置を外気に触れる状態で使、用した場合、不
純物特に水分の侵入か窓9から起こり、側面に露出して
いるリンガラス層5においては、侵入1.た水分によっ
て加水分解か生じ、リン酸を発生しながら次第に内部に
進行する。
この進行時に特に近接するアルミニウム配線を腐食し、
断線に到らしめる結果になり、半導体装置の耐久性及び
信頼性を低下させる原因になる0たとえ上記半導体基板
が樹脂によって封止されている゛場合でも、樹脂を通し
て侵入した水分が窓開口部に現われたリンガラスと反応
し、上述のように装置の信頼性を低下させる。
断線に到らしめる結果になり、半導体装置の耐久性及び
信頼性を低下させる原因になる0たとえ上記半導体基板
が樹脂によって封止されている゛場合でも、樹脂を通し
て侵入した水分が窓開口部に現われたリンガラスと反応
し、上述のように装置の信頼性を低下させる。
本発明は上記従来の多結晶シリコンをヒユーズとして使
用する半導体装置の欠点を除去し、マスクの枚数を増や
したりプロセス上の制約を付加することなく耐湿性の改
善を図った半導体装置及びその製造方法を提供するもの
である。次に図面を用いて本発明の詳細な説明する0 第2図(a)〜(c)は半導体装置を製造するための工
程を示し、半導体基板1には前述の従来装置と同様にM
OS)ランジスタ等によって冗長性をもたせた回路構成
か組込1れ、表面かフィールド酸化膜2で被われている
。フィールド酸化膜2上には、ヒユーズとなるべき多結
晶シリコン膜3かパターニングされて形成されている。
用する半導体装置の欠点を除去し、マスクの枚数を増や
したりプロセス上の制約を付加することなく耐湿性の改
善を図った半導体装置及びその製造方法を提供するもの
である。次に図面を用いて本発明の詳細な説明する0 第2図(a)〜(c)は半導体装置を製造するための工
程を示し、半導体基板1には前述の従来装置と同様にM
OS)ランジスタ等によって冗長性をもたせた回路構成
か組込1れ、表面かフィールド酸化膜2で被われている
。フィールド酸化膜2上には、ヒユーズとなるべき多結
晶シリコン膜3かパターニングされて形成されている。
該多結晶ノリコン膜3の表面には薄いシリコン酸化膜4
か形成され、第2の多結晶シリコン膜IO及び第2の薄
いシリコン酸化膜11を介して高融点金属、例えばモリ
ブデン膜12か順次積層されている。ここで上記第2の
多結晶シリコン膜10及びモリブデン膜12は、多結晶
シリコン3−\の通電全阻害しないようにいずれも下部
に位置する上記多結晶シリコン膜3に電極取り出しか可
能になる形状に設計さ1%でいる。
か形成され、第2の多結晶シリコン膜IO及び第2の薄
いシリコン酸化膜11を介して高融点金属、例えばモリ
ブデン膜12か順次積層されている。ここで上記第2の
多結晶シリコン膜10及びモリブデン膜12は、多結晶
シリコン3−\の通電全阻害しないようにいずれも下部
に位置する上記多結晶シリコン膜3に電極取り出しか可
能になる形状に設計さ1%でいる。
上記ヒユーズとなる多結晶シリコン3を被う第2多結晶
シリコ/10及びモリブデン膜12は、本工程のために
特別に付加された材料ではなく、特VC256キロビツ
トダイナミツクRAM等においては、ゲート電極及び配
線等として必要な材料であり、これらの材料を用いた工
程を利用したものである。モリブデン膜12ばその他タ
ングステン。
シリコ/10及びモリブデン膜12は、本工程のために
特別に付加された材料ではなく、特VC256キロビツ
トダイナミツクRAM等においては、ゲート電極及び配
線等として必要な材料であり、これらの材料を用いた工
程を利用したものである。モリブデン膜12ばその他タ
ングステン。
チタン、タンタル或いはこitらのシリコン合金等によ
る高融点金属が用いられることもある。
る高融点金属が用いられることもある。
モリブデン膜12か形成された半導体基板上は層間絶縁
となるリンガラス層5で被われる。リンガラス層5はヒ
ユーズ電極取出し部に孔6.6か形成されると共に、多
結晶シリコン3を露出させるべき窓の最終面積より充分
大きい形状の孔13を形成する。次に上記電極取出し孔
6,6を被って゛アルミニウム電極7を形成する。該ア
ルミニラ □ム電極7の作製工程でリアクティブスパッ
タエツチング技術を用いると、リンガラス層の孔13で
露出したモリブデン膜12も効果的にエツチングされ、
第2図(b)に示すようにエツチング除去され、アルミ
ニウム電極7のバターニングと同じ工程で作製し得る。
となるリンガラス層5で被われる。リンガラス層5はヒ
ユーズ電極取出し部に孔6.6か形成されると共に、多
結晶シリコン3を露出させるべき窓の最終面積より充分
大きい形状の孔13を形成する。次に上記電極取出し孔
6,6を被って゛アルミニウム電極7を形成する。該ア
ルミニラ □ム電極7の作製工程でリアクティブスパッ
タエツチング技術を用いると、リンガラス層の孔13で
露出したモリブデン膜12も効果的にエツチングされ、
第2図(b)に示すようにエツチング除去され、アルミ
ニウム電極7のバターニングと同じ工程で作製し得る。
ただしモリブデン膜12の下部はシリコン酸化膜11で
被われているため上記エツチング工程によってはほとん
ど侵されることかない0電極7が形成された半導体基板
表面は全面に亘ってリンを含まないか又UIJン濃度か
非常に低いカバーガラス又はシリコンナイトライド等か
らなる保護膜8か形成される。該保護膜8は第2図(C
)にリコン10及び絶縁膜4かエツチング除去され、多
結晶シリコン3の一部が外部に露出される。保護膜8の
開口面積は、上記リンガラス層5の開口面積13より小
さい形状に選ばれる。即ち上記リンガラス層5は保護膜
8内に包み込まれた形態をなし、多結晶シリコン層3上
に位置する窓開口14の側面にはリンガラス層5を露出
させない構造を得る。
被われているため上記エツチング工程によってはほとん
ど侵されることかない0電極7が形成された半導体基板
表面は全面に亘ってリンを含まないか又UIJン濃度か
非常に低いカバーガラス又はシリコンナイトライド等か
らなる保護膜8か形成される。該保護膜8は第2図(C
)にリコン10及び絶縁膜4かエツチング除去され、多
結晶シリコン3の一部が外部に露出される。保護膜8の
開口面積は、上記リンガラス層5の開口面積13より小
さい形状に選ばれる。即ち上記リンガラス層5は保護膜
8内に包み込まれた形態をなし、多結晶シリコン層3上
に位置する窓開口14の側面にはリンガラス層5を露出
させない構造を得る。
上記構造の半導体装置は、第2多結晶シリコン膜10と
モリブデン膜12が自動的に窓開口14を囲む形態とな
り、多結晶シリコン膜10とモリブデン膜12の両者を
例えば(+)電圧にバイアスすることにより、水分以外
にナトリウム等のイオン性汚染のチップ内侵入を阻止す
ることも可能となる利点を有し、自動的にガードリング
を形成する。
モリブデン膜12が自動的に窓開口14を囲む形態とな
り、多結晶シリコン膜10とモリブデン膜12の両者を
例えば(+)電圧にバイアスすることにより、水分以外
にナトリウム等のイオン性汚染のチップ内侵入を阻止す
ることも可能となる利点を有し、自動的にガードリング
を形成する。
第4図は、半導体基板1内にN型領域15をガードリン
グとして作製した半導体装置に上記構造全適用した場合
のパターンの設計図を示す。尚同パターンは通常図中x
yで対称をなす形状として用いられる。
グとして作製した半導体装置に上記構造全適用した場合
のパターンの設計図を示す。尚同パターンは通常図中x
yで対称をなす形状として用いられる。
即ち、ガードリンク15で囲まれた半導体基板領域の表
面上に、ヒユーズとなる多結晶シリコン3(図中破線で
囲む領域)が設けられ、該多結晶シリコン3の一部領域
を露出させるだめの窓開口14(一点鎖線で示す)か形
成されている。更にガードリンク15で四重れた基板領
域の上記窓開口14を除く部分に第2多結晶シリコン層
10及びモリブデン膜+2(二点鎖線で示す)が形成さ
れている。ただし第2多結晶シリコンlOの一方の端は
窓開口141で達しているか、モリブデン膜10はリン
ガラス層5と共に窓開口14より大きい開口1Bを形成
するように、即ちリンガラス層5の端部を露出させない
ために図中実線で示す開口13位置に調整されている。
面上に、ヒユーズとなる多結晶シリコン3(図中破線で
囲む領域)が設けられ、該多結晶シリコン3の一部領域
を露出させるだめの窓開口14(一点鎖線で示す)か形
成されている。更にガードリンク15で四重れた基板領
域の上記窓開口14を除く部分に第2多結晶シリコン層
10及びモリブデン膜+2(二点鎖線で示す)が形成さ
れている。ただし第2多結晶シリコンlOの一方の端は
窓開口141で達しているか、モリブデン膜10はリン
ガラス層5と共に窓開口14より大きい開口1Bを形成
するように、即ちリンガラス層5の端部を露出させない
ために図中実線で示す開口13位置に調整されている。
多結晶シリコン3に通電するだめの電極7及び第2多結
晶シリコン10及びモリブデン膜+2[バイアス電圧を
与えるための電極16が設けられ、更に上記N領域の基
板上に囲まれた基板領域を遮蔽するためにAl電極17
が設けられている。
晶シリコン10及びモリブデン膜+2[バイアス電圧を
与えるための電極16が設けられ、更に上記N領域の基
板上に囲まれた基板領域を遮蔽するためにAl電極17
が設けられている。
上記実織剋はヒユーズとなる多結晶シリコンを通電によ
って焼き切る場合を挙げたか、切り離しを要する露出し
た多結晶シリコン部分にレーザービームを照射して焼き
切る場合にも適用することかできる。
って焼き切る場合を挙げたか、切り離しを要する露出し
た多結晶シリコン部分にレーザービームを照射して焼き
切る場合にも適用することかできる。
以上本発明によれば、多結晶シリコンをヒユーズとして
用いた冗長性をもたせた半導体装置において、たとえ配
線の層間絶縁等のためにリンガラス層か用いられたとし
ても、多結晶シリコンを露出させた開口近傍の保護膜は
リンガラスか直ちに露出することかないため、水等の侵
入によるA1配線の腐蝕を防ぐことかでき、耐湿性のす
ぐれた装置を得ることかできる。捷た従来の製造工程と
比べてマスク枚数を増やしたり大きくプロセスを変更す
る必要かなく、簡単な製造工程で信頼性の高い半導体装
置を得ることかできる。
用いた冗長性をもたせた半導体装置において、たとえ配
線の層間絶縁等のためにリンガラス層か用いられたとし
ても、多結晶シリコンを露出させた開口近傍の保護膜は
リンガラスか直ちに露出することかないため、水等の侵
入によるA1配線の腐蝕を防ぐことかでき、耐湿性のす
ぐれた装置を得ることかできる。捷た従来の製造工程と
比べてマスク枚数を増やしたり大きくプロセスを変更す
る必要かなく、簡単な製造工程で信頼性の高い半導体装
置を得ることかできる。
第1図は従来装置の断面図、第2図(a)〜(c)は本
発明の一実施例の工程を説明するための断面図、第3図
は本発明の実施例に使用するパターンの設削図であん、 1:半導体基板、2:フィールド酸化膜、3:多結晶シ
リコン、5ニリンガラス層、6:電極孔、7:Al電極
、8:保護膜、10:第2多結晶シリコン、12:モリ
ブデン、I3ニリンガラス層の開口、14:窓開口。
発明の一実施例の工程を説明するための断面図、第3図
は本発明の実施例に使用するパターンの設削図であん、 1:半導体基板、2:フィールド酸化膜、3:多結晶シ
リコン、5ニリンガラス層、6:電極孔、7:Al電極
、8:保護膜、10:第2多結晶シリコン、12:モリ
ブデン、I3ニリンガラス層の開口、14:窓開口。
Claims (1)
- 【特許請求の範囲】 1)半導体基板内に組み込まれた回路素子間の電気的接
続或いは切り離しを行うために多結晶ンリコンが絶縁層
上に設けられ、且つ該多結晶シリコンの一部を露出させ
てなる半導体装置において、多結晶シリコンの露出部開
口に位置する保護膜かリン濃度の低い保護膜からなるこ
とを特徴とする半導体装置。 2)半導体基板内に組み込まれた回路素子間の電気的接
続或いは切り離しを行うために多結晶ンリコンか絶縁層
上に設けられ、且つ該多結晶ンリコンの一部を露出させ
てなる半導体装置の製造方法において、絶縁層上に多結
晶シリコンを形成する工程と、該多結晶シリコン層上に
リンガラス層を直接或いは他の層を介して形成する工程
と、該リンガラス層に上記多結晶シリコンを露出させる
最終開口より大きい形状の開口を形成する工程と、配線
のだめの導体形成後に半導体基板表面を被ってリンを含
1ないか又はリン濃度の低い保護膜を形成する工程と、
該保護膜に開口を形成して多結晶シリコンを露出させる
工程とからなり、上記開口部近傍でリンガラ、ス層を保
護膜内に包み込んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071681A JPS58190055A (ja) | 1982-04-29 | 1982-04-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071681A JPS58190055A (ja) | 1982-04-29 | 1982-04-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190055A true JPS58190055A (ja) | 1983-11-05 |
Family
ID=13467546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071681A Pending JPS58190055A (ja) | 1982-04-29 | 1982-04-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190055A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197764A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | ポリシリコンヒユ−ズromとその製造方法 |
| JPS6447046A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Mos-type semiconductor device |
| JPS6452243U (ja) * | 1987-09-28 | 1989-03-31 | ||
| JPH0287552A (ja) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | 半導体装置 |
-
1982
- 1982-04-29 JP JP57071681A patent/JPS58190055A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197764A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | ポリシリコンヒユ−ズromとその製造方法 |
| JPS6447046A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Mos-type semiconductor device |
| JPS6452243U (ja) * | 1987-09-28 | 1989-03-31 | ||
| JPH0287552A (ja) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | 半導体装置 |
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