JPS58190171A - 情報信号用制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報信号を受信するための情報信号入力端子と
、制御入力端子とを有している少なくとも１個の制御回
路と；制御信号を受信するための受信手段と；前記制御
回路の制御入力端子を制御信号受信手段に結合させるた
めの第１結合手段；とを具え、情報信号の少なくとも１
つの調整量を制御するための制御装置に関するものであ
る。

Ａ（２）　　従来技術の説明 情報信号の！ｉ整量、例えばカラーＴＶ信号の色飽和度
、輝度またはコントラストを制御する制御装置は既に多
年にわたって用いられている。斯種の制御装置の大多数
のものは現在では所定数の接続ピンを有している集積回
路形態を成している。

ＴＶ受像機用の制御装置に用いる集積回路の代表的なも
のには、例えば本願人のものによるＩＣＴＤＡ３５６０
がある。この集積回路は２８ビンを有しており、これは
３つの制御回路、特に色飽和度制御回路と、コントラス
ト制御回路と、輝度制御回路とを内蔵している。これら
の各制御回路には情報信号入力端子を経てアナログ情報
信号が供給され、各制御回路はアナログ出力信号を発生
する。

さらに、各制御回路は制御信号接続ビンを介して制御信
号を発生する制御信号源の出力端子に結合される制御人
ノア端子を有している。当今の制御諌４では賭かる制御
信号をアナログ形態にて利用し、かつ制御信号源を通常
ポテンショメータ形態Ｊ）ものとしている。

マイクロプロセッサの導入により一部では、こｉｔ−ま
でアナログ形態で利用されていた上述した制御１５号の
如きイｄ号をディジタル化し得るようにすることが目ざ
されており、また上述したような制−１４号をディジタ
ル化形顧にて直接発生させる方が望−ましくもある。制
御信号がディジタル信号である場合には、制御装置全体
、特に集積回路形態にて形成される制御装置の一部も、
カラー信号がアナログ形［Ｃて利用される場合の構成と
は異なる構成とする必要がある。実際上このことは同じ
目的に対して２つの別個の集積回路、即ちアナログ信号
を受信するのに適するものと、ディジタル信号を受信す
るのに適するものとの２つの集積回路を形成する必要が
あることを意味する。しかしこのことは極めて非経済的
なことである。

Ｂ０発明の概要 本発明の目的は特に集積回路形態とすることができ、ア
ナログ制御信号またはディジタル制御信号のいずれの信
号も斯かる集積回路に鑓、蝋供給することができ、しか
も集積回路の接続ビンの数を元来のビン数に比べて増や
す必要性もなくすようにした上述した種類の制御装置を
提供することＫある。

本発明は、冒頭にて述べたｍ頭の情報信号用制御装置に
おいて； 一部ｍｌ制御信号受信手段に接続され、かつ前ｅｉｌＵ
御信号の形態（アナログまたはディジタル）を表わす指
示信号を発生する検出回路を具え；−前記第１結合手段
が前記指示信号によって制御される第１スイッチング手
段を具え、かつ該結合手段が、 ・前記制御信号受信手段に接続される入力端子と； ・前記制御回路の制御入力端子に接続されて、制御信号
がその第１形態のものである場合に制御入力端子に前記
制御信号を供給する第１出力端子と； ・第２出力端子； と全盲しており； 一部記第１結合手段のｔｓ２出力端子を前記制御回路の
制御入力端子に結合させる第２結合手段によって、前記
制御信号がその第２形態のものである場合Ｋ、該制御信
号を前記制御入力端子に供給せしめるように構成したこ
とを特徴とする情報信号用制御装置にある。

以下図面を参照して説明する。

Ｃ（１）従来の制御装置 第１図は本発明による手段を有利に適用し得ると共にそ
の一部を集積回路１によって形成する従来の制御装置の
一例を示すブロック線図であり、斯かる集積回路は“Ｐ
ｈ１ｌｉｐｓ　Ｄａｔａ　Ｈａｎｄｂｏｏｋ　Ａｌ０２
０５−８０”（１９８０年５月）に記載されているよう
なＩＣＴＤＡ　３５６０のようなものとし、その構成を
第１図に便宜上部分的にのみ図示しである。

この制御装置のビン２には輝度信号Ｙを供給することが
でき、その信号を増幅６３を介してコントラスト制御回
路４（１）の情報信号入力端子４．（１゜１）に供給す
る。コントラスト制御回路４（１）は制御入力端子４（
１，２）と信号出力端子４（１，３）も有している上記
制御入力端子４（１，２）はビン５（１）に接続する。

このビン５（４）Ｋはコントラスト制御信号源＆　（１
）ムによって発生されるアナログコントラスト制御信号
ＣＡを供給する。

制御装置はビン７も有しておシ、これにはクロミナンス
情報信号ＯＨＲを供給することができ、その後この信号
を増幅器５１を介して色飽和度制御回路４（２）の情報
信号入力端子４　（２，１）に供給する。色飽和度制御
回路４（２）は第１制御入方端子４（２，２）、第２制
御入方端子４　（２，３）および信号出力端子４　（２
，４）も有している。第１制御入力端子４　（２，２）
はビン５（２）に接続し、これには色飽和度制御信号源
６（２）ムによって発生されるアナログ色飽和度制御信
号ＳＡ（飽和度）を供給する。第２制御入力端子４　（
２，３）はコントラスト制御信号ＣＡを受信するビン５
（１）に接続する。

制＃装置には上述した接続ビン以外に、輝度制御信号源
６（３）ムにより発生されるアナログ輝度制御信号ＢＲ
Ａ（輝度）を供給するビン５（３）もあり、この輝度制
御信号は輝度制御回路４（３）の制御入力端子４　（３
，２）に供給する。

第１図に示す制御装置は復調回路８も具えており、この
回路８の入力端子８（０）はビン９．遅延線１０および
ビン１１を介して制御回路４（２）の信号出力端子４　
（２，４）に接続する。復調回路８は３個の出力端子８
　（１）　、　８　（２）および８（３）を有しており
、これらの出力端子にはそれぞれ差信号Ｂ−Ｙ、Ｇ−Ｙ
およびＲ−Ｙが発生する。これらの各差信号は加算回路
１２の加算器１２（１）　、　１２（２）および１２（
３）に供給する。各加算器１２（・）にはコントラスト
制御回路４（１）の信号出力端子４　（１，３）に発生
する輝度信号Ｙも供給する。これらの信号に応答して加
算回路１２は青色信号Ｂ、緑色信号Ｇおよび赤色信号Ｒ
を発生する。これらの各色信号を輝度制御回路４（３）
のクランピング回路１３（１）、１３（２）および１３
（３）にそれぞれ供給して、ラインブランキング期間中
に発生する信号レベル（ブランキングレベル）を一定値
にクランプする。斯かる一定値はビン５（３）に供給さ
れる輝度制御信号ＢＲＡのレベルによって定める。クラ
ンピング回路１３（・）によって発生し圧信号はビン１
４，１５．１６を介してＴＶ受像機の受像管に供給する
ことができる０ 第１図に示すように斯かる制御装置ではコンデンサ１７
をコントラスト制御信号源６（１）ムと並列にビン５（
１）に接続する。ビン５（１）における電圧はす間の電
圧は信号ｉ１６　（１）　Ａのセツティングによって定
められる。実際上、３つの色信号Ｂ、ＧまたはＲの内の
何れか１つの色信号の瞬時値が高くなって、これにより
受像管に過剰電圧が供給されることになるようにコント
ラスト制御信号源６　（１）　Ａがセットされることが
起り得る。このようなことをなくす丸めに、各クランピ
ング回路１３（・）はピーク値検出器１８の入力端子に
接続する追加の出力端子を有している。斯かる検出器１
８はクランピング回路１３（・）の内の少なくとも１つ
の回路の追加出力端子に予定し九スレッショルド値より
も高い電圧が現われると直ちに出力電流を発生する。

実際には斯かるスレッショルド電圧値を９ボルトとする
。検出器１８によって発生される電流はビン５（１）を
経てコンデンサ１７に供給されるため、このコンデンサ
は放電する。これによりビン５（１）の電圧が低下し、
従って信号Ｂ、ＧおよびＲの各信号の瞬時値も低下する
。

第１図に示す従来の制御装置の集積化部分ｌが、アナロ
グ制御信号またはディジタル制御信号のいずれの信号も
随意受信し得るようにするために、斯かる従来の制御装
置は第２図に示すように変更することができる。この場
合には各ビン５（・）をそれぞれ関連する各制御回路４
（・）の制御入力端子４（・、２）に直接接続せずに、
コミュテーション回路１９（・）を介して各制御入力端
子４（・、２）に接続する。このコミュテーション回路
には検出回路２０（・）を組込み、各検出回路の大刀端
子をそれぞれ関連するビン５（・）に接続し、これらの
検出回路によって関連するビンに供給される制御信号の
特性を表わす指示信号を発生せしめる。この指示信号は
、制御信号がアナログ信号の場合には値■。を呈し、か
つ制御信号がディジタル信号の場合には値ｖ１を呈する
２−レベル信号であるとする。このような指示信号によ
ってスイッチング回路２１（・）を制御する。このスイ
ッチング回路はビン５（・）に接続する情報信号入力端
子２２（・）と、関連する制御回路４（・）の制御入力
端子４（・、２）に直接およびインターフェース回路２
５（・）を介して接続される２個の出力端子２３（・）
および２４（・）とを有している。

第２図に示すように、ビン５（・）にはアナログ制御信
号ＳＡ、　ＢＲＡｔたはＯＡを発生する制御信号源６（
・）Ａか、ディジタル制御信号ＳＤ、ＢＲＤまたはＣＤ
を発生する制御信号Ｍ６（・）Ｄかのいずれかを接続す
ることができる。特に１制御信号源６（・）Ａをビン５
（・）に接続する場合には、指示信号の値がＶ。となり
、これによりスイッチング回路２１（・）の出力端子２
３（・）を経て制御回路４（・）の制御入力端子４（・
、２）にアナログ制御信号が直接供給されるものとする
。これに対し、制御信号源６（・）Ｄをビン５（・）に
接続する場合には、指示信号の値がｖｌとなり、ディジ
タル制御信号がスイッチング回路２１（・）の出力端子
２４（・）を経てインターフェース回路２５（りに供給
されるものとする。インターフェース回路では斯かるデ
ィジタル制御信号がアナログ制御信号に変換され、この
アナログ信号を関連する制御回路４（・）にて処理する
ことができる。

なお、ディジタル制御信号をビン５（１）に供給する場
合には、ピーク値検出器１８により発生される電流をイ
ンターフェース回路が処理できなくすることに留意すべ
きである。即ち、斯かる場合にはピーク値検出ａｉ１１
８を作動させないようにする必要がある。このことを第
２図では、ピーク値検出器１８の出力端子に接続されて
、検出回路２゜（１）が発生する指示信号により制御さ
れるスイッチ２６によって図式的に示しである。スイッ
チ２６は指示信号の値がｖｏとなる場合、従って制御信
号源６　（１）　Ａがビン５（１）に接続される場合に
導通させる。この例の場合にも、ピーク値検出器１８に
よって発生される電流により放電するコンデンサ１７を
上記制御信号＃　６　（１）　Ａ　Ｋ並列に接続する。

指示信号の値がｖｌとなる場合、このことは制御信号源
６　（１）　Ｄがビン５（１）に接続されて、スイッチ
２６が非導通状態に調整されることを意味する。

第１図に示した制御回路の場合と同様に、第２図に示す
制御回路の場合にも、アナログ制御信号（ＳＡ、　ＢＲ
ＡまたはＯＡ）を発生する制御信号＃６図に示す制御回
路を適切に作動させるために１斯かるポテンショメータ
はその出力電圧が例えば８ボルトから約１１ボルトまで
の電圧範囲内に位置するように設計する。（従来の制御
回路における斯かる電圧範囲は約１ボルトから約４ボル
トまでである。） ディジタル制御信号を発生する制御信号源６（・）Ｄは
第３図に示すように構成することができる。

この制御信号源は５〜１０Ｈｚの割合いでクロックパル
スを発生するクロックパルス発生Ｗ２７を内蔵しており
、上記クロックパルスをスイッチ２８を経て制御信号源
の出力端子に供給する。スイッチ２８は制御押しボタン
２９を作動させると導通する。この場合、スイッチ２８
は多数のクロックパルスを通し、その数はスイッチが導
通している期間に比例する。制御押しボタン２９を作動
させない場合にはスイッチ２８が非導通となり、前記制
御信号源の出力端子にクロックパルスが現われなくなる
。クロックパルス発生器２７は、それが発生するクロッ
クパルスが第２電圧範囲内に位置する電圧値に対応する
０およびルベルを有するように設計する。この際０−レ
ベルの値は例えば０ボルトに、１−レベルは５ボルトの
電圧に対応するようＫする。

（アナログ）制御信号［６（・）Ａの出力電圧が（ディ
ジタル）制御信号源６（・）Ｄの出力電圧とは異なる電
圧範囲内に位置するようにして、指示信号を発生する検
出回路２０（・）をレベル検出器形態のものとすること
ができる。レベル検出器の一例を第４図に示してあり、
これは２個のトランジスタ３０と３１とを具えており、
これらのトランジスタのエミッタは電流源回路３２を介
して接地する。上記２個のトランジスタの各コレクタは
コレクタ抵抗３３および３４を介して例えば＋１２１ル
トの電圧を発生する蓄電池３５に接続する。この蓄電池
３５には２個の抵抗３６と３７によって形成される分圧
器を並列に配置する。抵抗３６および３７の抵抗値は分
圧点の電圧が７ボルトとなるように選定する。この分圧
点をトランジスタ３０のベースに接続する。この検出回
路の入力端子３８をトランジスタ３１のベースに接続し
、出方端子３９をトランジスタ３０のコレクタに接続す
る。

特に、抵抗３３および３４の抵抗値並びに電流源回路３
２により発生される電流工の値は、トランジスタ３０お
よび３１がスイッチとして作用するように設定する。検
出回路２０（・）は入力電圧が７ボルト以上となる際に
出力端子３９に■。＝１２ボルトの出力電圧を供給する
。これに対し、検出器の入力電圧が７ボルト以下となる
際には■１＝７ボルトの出力電圧を発生する。

スイッチ２８（第３図）によって転送されるクロックパ
ルスをスイッチング回路２１（・）（＄２図ンを経てイ
ンターフェース回路２５（・）に供給する。

インターフェース回路の一例を第５図に示しである。こ
れは計数回路４０を具えており、この計数回路には前記
クロックパルスを供給する。計数回路の計数位置を並列
出力端子（１出力当り１ビツト）を経てディジタル−ア
ナログ変換器４１に供給して、この変換器の出力端子に
上記針数位置に比例する電圧を供給せしめる。計数回路
４ｏはメモリ機能を有するため、押しボタン２９を作動
させない限り所定の計数位置は失われず、しかもディジ
タル−アナログ変換器４１は絶えず同じ出力電圧を発生
する。

Ｃ（３）　　中央制御信号源付き制御装置第２図に示し
た制御装置は３個の別々の制御信号＃６（・）Ｄを具え
ており、これらの各制御信号源をそれぞれ導線を介して
関連する接続ビンに接続している。これに対し第６図に
示す例の制御装置ではすべてのディジタル制御信号を中
央制御信号＃４２によって発生させる。この中央制御信
号源は英国特許願第２，０５３．５３９Ａ号に記載され
ているようなキーボード付きのマイクロプロセッサ形態
のものとすることができる。図示の例では２本のライン
、即ちデータライン４３とクロックライン４４を斯かる
中央制御信号源４２に接続する。

中央制御信号源４２はすべてのディジタル制御信号を発
生し、かつこれらの制御信号をビット−系列的に、しか
屯連続的にデータライン４３に供給する。中央制御信号
源４２は制御信号のビットがデータラインに発生するの
と同じ割合いの伝送速度でクロックパルスをクロックラ
イン４４に供給する。このクロックラインによって中央
制御信号源を通常逐次システムバスと称されているもの
に適切に接続し得るようにする。

中央制御信号源により発生させる各制御信号は、停止符
号がそれぞれ追従している多数の情報ビッートを後続さ
せるアドレスコードによって形１ａスル。

アドレスコードはどの制御回路に順次情報ビットを割り
当てるかを指示する。停止符号はその瞬時に制御回路に
ビットが与えられないようにすることを指示する。

第６図に示すように、データライン４３はビン５（２）
に接続することができ、またクロックライン４４はビン
５（３）に接続することができる。この例の場合にもこ
れら２つのビンはスイッチング回路２１（・）の入力端
子２２（・）に接続し、このスイッチング回路２１（り
も検出回路２０（・）が発生する指示信号によって制御
する。このスイッチング回路の出力端子２３（・）は関
連する制御回路４（・）、特に色飽和度制御回路４（２
）および輝度制御回路４（３）の制御入力端子４（・、
２）に直接接続する。スイッチング装置２１（２）の出
力端子２４（２）は記号的に図示しであるだけのスイッ
チング装置４５の入力端子４５（１）に接続する。この
スイッチング装置４５は不作動端子４５（２）と３個の
信号出力端子４６（・）とを有している。これらの各信
号出力端子４６（・）はそれぞれこれらの端子に関連す
るインターフェース回路２５（・）を介して関連する制
御回路４（・）の制御入力端子４（・、２）に接続する
。

スイッチング装置４５の制御はスイッチング回路２Ｈ２
）の出力端子２４（２）に接続するデータ入力端子４７
（１）を有しているコード検出器（アドレスデコーダ）
４７によって行なう。コード検出器４７はスイッチング
回路２１（（至）の出力端子２４（３）に接続するクロ
ック入力端子４７（２）も有している。このコード検出
器４７は、これが例えば４つのコードワード、即ち３つ
のアドレスコードム、ＢおよびＣと、停止信号りとを検
出し得るような構成のものとする。特に停止信号が受信
される場合、スイッチング装置４５は不作動状ＭＫＩＩ
整される。

この不作動状態はスイッチング装置４５０入力端子４５
（１）が不作動出力端子４５（２）に接続される場合で
ある。アドレスコードムが受信される場合には、スイッ
チング装置４５の入力端子４５（１）が信号出力端子４
６（１）に接続され、アドレスコードＢの受信時には斯
かる入力端子が信号出力端子４６（２）に接続され、ま
たアドレスコードＣの受信時には入力端子４５（１）が
信号出力端子４６（３）に接続される。

第６図から明らかなように、こ＼に示した制御装置は、
制御信号がディジタル信号である場合にピーク値検出器
１８を不作動とする必要がなく、ディジタル制御信号を
ビン５（１）に供給する必要もないと云う顕着な利点を
有している。これがため、コンデンサ１７をビン５（１
）に固定的に接続することができる。

なお、コード検出器４７は第７図に示すような構成のも
のとすることができる。このコード検出・器はシフトレ
ジスタ４８を具えており、これには入力端子４７（１）
に発生するビットが書込まれ、かつクロック入力端子４
７（２）に発生するクロックパルスの制御下でシフトさ
れる。シフトレジスタ４８には比較コードム、Ｂ、０ま
たはＤがそれぞれ供給される４個の比較回路４９（・）
を接続する。これらの比較アドレスコードはメモリ５０
（・）に記憶させておく。シフトレジスタ４８の内容が
比較アドレスコードと一致する場合に、関連する比較回
路は出力信号を発生し、この信号によってスイッチング
装置４５の入力端子４５（１）が斯かるアドレスコード
に対応する出力端子４５（２）ｔたは４６（・）に接続
される。

なお、第６図の例にて既に示したように１第２図に示し
た制御装置に用いられるスイッチング装置２１（りはい
ずれも例えば検出回路２０（２）と全く同一の検出回路
によって制御することもできる。

さらに、前述した所ではインターフェース回路２５（・
）に用いられる計数回路４０はモジュロ−Ｎカウンタに
より形成されるものと黙認したが、それはアップ−カウ
ントする入力端子と、ダウン−カウントする入力端子と
を有しているアップ／ダウンカウンタを用いることもで
きる。

斯様な計数回路を第６図に示す制御装置に用いる場合に
はスイッチング装置４５の構成を、これが各インターフ
ェース回路におけるアップ／ダウンカウンタに対して、
アップ−カウントする入力端子に接続される出力端子と
、ダウンカウントする入力端子に接続される出力端子と
を有し、これらの出力端子を個々にアドレスし７得るよ
うにする必要がある。

【図面の簡単な説明】

第１図はカラーＴＶ受像機用の従来の制御装置の一例を
示すブロック線図； 第２図は本発明による制御装置の第１例を示すブロック
線図； 第３図は第２図に示す制御装置に用いるディジタル制御
信号発生用の制御信号源の一例を示すブロック線図； 第４図は第２図に示す制御装置に用いる検出面・路の一
例を示す回路図； 第５図は第２図に示す制御装置用のインターフェース回
路の一例を示すブロック線図；第６図は本発明による制
御装置の第２例を示すブロック線図； 第７図は第６図に示す制御装置用のアドレスデコーダの
一例を示すブロック線図である。 １・・・制御装置の集積化部分 ２・・・輝度信号入力ビン ３・・・増幅器 ４（１）・・・コントラスト制御回路 ４（２）・・・飽和度制御回路 ４（３）・・・輝度制御回路 ５（１，２，３）・・・制御信号人力ビン６　（１）　
Ａ・・・コントラスト制御信号源６　（２）　Ａ・・・
色飽和度制御信号源６　（３）　Ａ・・・輝度制御信号
源 ６（１）Ｄ　、　６（２）Ｄ　、　６（３）Ｄ・・・デ
ィジタル制御信号源７・・・クロミナンス情報信号入力
ビン８・・・復調回路　　　　　９，１１・・・接続ビ
ン１０・・・遅延Ｍ　　　　　　　１２・・・加算回路
１７・・・コンデンサ　　　　１８・・・ピーク検出器
１９（・）・・・コミュテー／ヨン回路２０（・）・・
・検出回路　　　　２１（・）・・・スイッチング回路
２５（・）・・インターフェース回路 ２７・・・クロックパルス発生ｄ ２８・・・スイッチ２９・・・制御押しボタン３０　、
３１・・・トランジスタ３２・・・電流源回路３３　、
３４　、３６　、３７・・・抵抗３５・・・蓄電池　　
　　　　４０・・・計数回路４２・・・中央制御信号＃
４３・・・データライン４４・・クロックライン　　４
５・・・スイッチング装置４７・・・コード検出器（ア
ドレスデコーダ）４８・・・シフトレジスタ　　４９（
・）・・・比較回路５０・・・メモリ。

Claims (1)

1. 【特許請求の範囲】 １　情報信号の少なくとも１つの調整量を制御するだめ
   の制御装置にあって、 ａ）情報信号全受信するだめの情報信峙人ｔＪ端子と、
   制御入力端子とを有している少なくとも１個の制御回路
   と； ｂ）制御信号を受信するための受信手段と；Ｃ）前記制
   御回路の制御入力端子を制御信号受信手段に結合させる
   だめの第１結合手段とを具えている情報信号用制御装置
   において、ｄ）前記制御イを号受信手段に接続され、か
   つ前記制御信号の形態（アナログまたはディジタル）を
   表わす指示信号を発生する検出回路を具えており； ｅ）前記第１結合手段が前記指示信号によって制御され
   る第１スイッチング手段を具え、かつ、該第１結合手段
   が、 ｅ、ｌ　　前記制御信号受信手段に接続される入力端子
   と； ｅ、ｌ　　前記制御回路の制御入力端子に接続されて、
   制御信号がその第１形態のも のである場合に制御入力端子に前記制 ＃信号を供給する第１出力端子と； ｅ、１　　第２出力端子； と金有しており； ｆｌ　　ｆ４Ｊ紀第１結合手段の第２出力端子を前記制
   御回路の制御入力端子に結合させる第２結合手段によっ
   て、前記制御信号がその第２形岐のものである場合に、
   該制御信号を前記制御入力端子に供給せしめるように構
   成したことを特徴とする情報信号用制御装置。 ２、特許請求の範囲ｌ記載の制御装置において、第２結
   合手段がメモリとディジタル−アナログ変換器とを縦続
   接続した回路を具えていることを特徴とする情報信号用
   制御装置。 λ　特許請求の範囲２記載の制御装置において、メモリ
   をディジタル計数回路形態のものとしたことを特徴とす
   る情報信号用制御装置。 表　特許請求の範囲２記載の制御装置において、前記縦
   続回路と第１結合手段の第２出力端子との間にアドレス
   デコーダの出力信号によって制御される第２スイッチン
   グ手段を設け、前記アドレスデコーダの入力端子を制御
   信号受信手段に結合させるようにしたことを特徴とする
   情報信号用制御装置。 １　特許請求の範囲４記載の制御装置において、第２ス
   イッチング手段が２個以上の出力端子を有しており、こ
   れらの各出力端子にメモリとディジタル−アナログ変換
   器との縦続回路を接続すると共に、各縦続回路の出力端
   子を関連する制御回路の制御入力端子に接続するように
   したことを特徴とする情報信号用制御装置。 ６、　特許請求の範囲１〜５の何れか１つに記載の制御
   装置において、検出回路をレベル検出器形態のものとし
   たことを特徴とする情報信７、　特許請求の範囲１〜６
   の何れか１つに記載の制御装置において、第１範囲内に
   位置するレベルの出力信号を発生するポテンショメータ
   形態の制御信号源を繭重制御信号手段に接続するように
   したことを特徴とする情報信号用制御装置。 ＆　特許請求の範囲１〜７の何れか１つに記載の制御装
   置において、第２範囲内に位置するレベルの“０”と″
   １″パルスのシーケンスから成る出力信号を発生するデ
   ィジタル信号源の形態のものとする制御信号源を前記制
   御信号受信手段に接続するようにしたことを特徴とする
   情報信号用制御装置。 ９　＃許請求の範囲７筐たは８の何れか１つに記載の制
   御装置において、制御信号源にマイクロプロセッサを組
   込み、該マイクロプロセッサの出力端子に多数の情報ビ
   ットにより追従されるアドレスコードを繰返し発生させ
   るようにしたことを特徴とする情報信号用制御装置。