JPS58197546A - 命令キユ−の補償装置 - Google Patents
命令キユ−の補償装置Info
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- JPS58197546A JPS58197546A JP57081877A JP8187782A JPS58197546A JP S58197546 A JPS58197546 A JP S58197546A JP 57081877 A JP57081877 A JP 57081877A JP 8187782 A JP8187782 A JP 8187782A JP S58197546 A JPS58197546 A JP S58197546A
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- Japan
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- instruction
- bus
- microprocessor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば内部に命令キューをもつマイクロプロ
セッサに係り、主記憶装置から命令を取り出すタイミン
グとその命令を実行するタイミングのずれを補償する命
令キューの補償装置に関するものである。
セッサに係り、主記憶装置から命令を取り出すタイミン
グとその命令を実行するタイミングのずれを補償する命
令キューの補償装置に関するものである。
君１図はこの種の従来装置を示すもので、主記憶Ｉ！置
の指定アドレスに記憶されている命令の実行時点を検出
する場合を例示したブロック図である。図において、（
１）はマイクロプロセッサ、（２；、（３）、及び（４
）はマイクロプロセッサ（１）のデータ入力端子、アド
レス出力甥子、及び制御用人出プ１端子にそれぞれ接続
されているデータバス、了ドレスバス、及び制御信号バ
スで、これらデータバス（２）アドレスバス（３）、及
び制？ｍ’ｔｐ号バス（４）を介して上記マイクロプロ
セッサ（１）に主記憶Ｗ １６゛ｆ５１及び入出力１１
１（６）が接続されている。（７）はアドレスバス（３
）を介してあらかじめ所望のアドレスを記憶しておくラ
ッチ回路、（８）はこのラッチ回路（７）の出力とマイ
クロプロセッサ（１）が出力するアドレスを比較するコ
ンパレータ、（９）は制御信号バス（４）と接続されて
マイクロプロセッサ（１）のステータスを監視し、命令
フェッチ時にはカウンタ（１（］にカウント了アラブイ
−Ｓｕを、命令実行時にはカウンタ（１（Ｊ、 Ｑｌｌ
にカウントダウン信号Ｓａ’ｔ、−ｆた１１１１のロケ
ーション移行時にはカウンタ叫、αわにリセット信号Ｓ
ｒをそれぞれ出力するステータス変換回路で、ここで上
記カウンタ０１１はプリセットデータ入力端子がカウン
タｆｌＯのカウント出力端子に、プリセット入力端子が
コンパレータ（８）の−数構出端子とそれぞれ植枡され
ている。
の指定アドレスに記憶されている命令の実行時点を検出
する場合を例示したブロック図である。図において、（
１）はマイクロプロセッサ、（２；、（３）、及び（４
）はマイクロプロセッサ（１）のデータ入力端子、アド
レス出力甥子、及び制御用人出プ１端子にそれぞれ接続
されているデータバス、了ドレスバス、及び制御信号バ
スで、これらデータバス（２）アドレスバス（３）、及
び制？ｍ’ｔｐ号バス（４）を介して上記マイクロプロ
セッサ（１）に主記憶Ｗ １６゛ｆ５１及び入出力１１
１（６）が接続されている。（７）はアドレスバス（３
）を介してあらかじめ所望のアドレスを記憶しておくラ
ッチ回路、（８）はこのラッチ回路（７）の出力とマイ
クロプロセッサ（１）が出力するアドレスを比較するコ
ンパレータ、（９）は制御信号バス（４）と接続されて
マイクロプロセッサ（１）のステータスを監視し、命令
フェッチ時にはカウンタ（１（］にカウント了アラブイ
−Ｓｕを、命令実行時にはカウンタ（１（Ｊ、 Ｑｌｌ
にカウントダウン信号Ｓａ’ｔ、−ｆた１１１１のロケ
ーション移行時にはカウンタ叫、αわにリセット信号Ｓ
ｒをそれぞれ出力するステータス変換回路で、ここで上
記カウンタ０１１はプリセットデータ入力端子がカウン
タｆｌＯのカウント出力端子に、プリセット入力端子が
コンパレータ（８）の−数構出端子とそれぞれ植枡され
ている。
上記構成において、通常、マイクロプロセッサ（１）は
下記に示すステップを繰り返しながら、プログラムを実
行する。
下記に示すステップを繰り返しながら、プログラムを実
行する。
ステップ１．主記憶！＃（５１から次に実行すべき命令
を読込む（、Ｌ−１下命令フエツチと呼ぶ）。
を読込む（、Ｌ−１下命令フエツチと呼ぶ）。
ステップ２． 必要ならば、主記憶装置（５）からオペ
ランドを読込む。
ランドを読込む。
ステップ３．命令を実行する。
ステップ４．必要ならば、主記憶装置Ｉ（５１又は人出
７７装置（６）に結−、を誓込む。
７７装置（６）に結−、を誓込む。
ここで、マイクロプロセッサ（１）は内！１１ｓＫ命令
キューを有し、上記ステップ１とステップ３が並行して
行なえる。すなわち、命令を実行中に、以下実行すべき
命令を数個プリフェッチすることができ、したがって、
このようなマイクロプロセッサ（１）に対しては、フェ
ッチタイミングと実行タイミングのずれを補償する必要
があり、第１図に示す構成の補償ｔｆ［は次のように動
作する。
キューを有し、上記ステップ１とステップ３が並行して
行なえる。すなわち、命令を実行中に、以下実行すべき
命令を数個プリフェッチすることができ、したがって、
このようなマイクロプロセッサ（１）に対しては、フェ
ッチタイミングと実行タイミングのずれを補償する必要
があり、第１図に示す構成の補償ｔｆ［は次のように動
作する。
すなわち、マイクロプロセッサ（１）は上記名ステップ
の実行を示すステータスを出力しており、ステータス変
換回路（９）は、このステー −、’ＩＮ＝ ？）？
Ｉ、、ステップ１の開始情報を得ると、つまり冷性７エ
ツチ時にはカウンタαＯにカウントアラン１トし・、１
１を出力し又、ステップ３の開始情報τ得ると、つまプ
ロセッサ（１）がジャンプ命令等のプログラム制御を％
ｌｌのロケーションに移す命令を実行した場合には、そ
れまでにフェッチした命令は無効となり、命令キューが
実行されずに流されることになり、ステータス変換回路
（９）は、この情報を得ると、カウンタＱ（ｊ及び０］
）ヘリセット信号Ｓｒを出力するＯシタカって、カウン
タ（ｌＯのカウント値は、現在命令キューに貯えられて
いる命令数を意味することになる。
の実行を示すステータスを出力しており、ステータス変
換回路（９）は、このステー −、’ＩＮ＝ ？）？
Ｉ、、ステップ１の開始情報を得ると、つまり冷性７エ
ツチ時にはカウンタαＯにカウントアラン１トし・、１
１を出力し又、ステップ３の開始情報τ得ると、つまプ
ロセッサ（１）がジャンプ命令等のプログラム制御を％
ｌｌのロケーションに移す命令を実行した場合には、そ
れまでにフェッチした命令は無効となり、命令キューが
実行されずに流されることになり、ステータス変換回路
（９）は、この情報を得ると、カウンタＱ（ｊ及び０］
）ヘリセット信号Ｓｒを出力するＯシタカって、カウン
タ（ｌＯのカウント値は、現在命令キューに貯えられて
いる命令数を意味することになる。
ところで、実行時点を知りたい命令の記憶アドレスをあ
らかじめラッチ回路（７）に記憶させプログラムを実行
させると、コンパレータ（８）はその命令がフェッチさ
れた時点で一数構出信号Ｓａを有意にしてカウンタ（１
０のカウント値をカウンタＱｌ）に設定する。すなわち
、カウンタｑυには、フェッチ時点での命令キューに貯
えられている命令数が入力されることになり、その後命
令が実行される毎に、カウンタ咀）はカウントダウンさ
れる。又カウントダウン途中で、命令キューが流される
と、無効となり、このようにすることにより、カウンタ
０υのカウント値がＯになった時点が命令の実行時点と
１つかる。
らかじめラッチ回路（７）に記憶させプログラムを実行
させると、コンパレータ（８）はその命令がフェッチさ
れた時点で一数構出信号Ｓａを有意にしてカウンタ（１
０のカウント値をカウンタＱｌ）に設定する。すなわち
、カウンタｑυには、フェッチ時点での命令キューに貯
えられている命令数が入力されることになり、その後命
令が実行される毎に、カウンタ咀）はカウントダウンさ
れる。又カウントダウン途中で、命令キューが流される
と、無効となり、このようにすることにより、カウンタ
０υのカウント値がＯになった時点が命令の実行時点と
１つかる。
従来の命令キューの補償装置はＵ上のように構成されて
いるので、複数の命令の慣行時点を検出したい場合には
、同数の補償装置を用意しなげればならなく、又、従来
の命令キュー補償装置は。
いるので、複数の命令の慣行時点を検出したい場合には
、同数の補償装置を用意しなげればならなく、又、従来
の命令キュー補償装置は。
例えばＪ？Ｔした命令を実行順序に従って記憶する ５
− ようなトレース記憶装置に７１シては命令キューの補償
か困難であるという欠虚があった。
− ようなトレース記憶装置に７１シては命令キューの補償
か困難であるという欠虚があった。
そこで本発明は、上記のような従来のものの欠めを除去
するためになされたもので、複数の命令の太行詰点が検
出し得、かつ実行した命令を実行１胎序に従って記憶す
るトレース記憶装置に適用しφるより簡、雪な命令キュ
ーの補償装置を折供することを目的としている。
するためになされたもので、複数の命令の太行詰点が検
出し得、かつ実行した命令を実行１胎序に従って記憶す
るトレース記憶装置に適用しφるより簡、雪な命令キュ
ーの補償装置を折供することを目的としている。
匂Ｆ１本発明の一実施例を命令の実行時点の検出回路へ
の応用を示した第２図に基いて説明する。第２図におい
て第１図と同一符号を堕して示しα４はステータス変換
回路（９）によって制御され、フェッチ時点のアドレス
をアドレスバス（３）から入ア１して記憶し、実行時点
で該記憶アドレスを実行アドレスバス（＋３に出力する
）’１ｒｓｔ ＩｎＦｉｒｓｔＯｕｔメモリ（鈎下Ｆ
ＩＦＯメモリと称す）であり、コンパレータ（８）はこ
の実行アドレスバス（１；潰と接続されラッチ回路（７
）に記憶されているアドレスと比中（＞するようになっ
ている。その他は従来とＩｎｌ様である。
の応用を示した第２図に基いて説明する。第２図におい
て第１図と同一符号を堕して示しα４はステータス変換
回路（９）によって制御され、フェッチ時点のアドレス
をアドレスバス（３）から入ア１して記憶し、実行時点
で該記憶アドレスを実行アドレスバス（＋３に出力する
）’１ｒｓｔ ＩｎＦｉｒｓｔＯｕｔメモリ（鈎下Ｆ
ＩＦＯメモリと称す）であり、コンパレータ（８）はこ
の実行アドレスバス（１；潰と接続されラッチ回路（７
）に記憶されているアドレスと比中（＞するようになっ
ている。その他は従来とＩｎｌ様である。
６−
上記第２図構成において、ステータス変換回路（９）は
ステップ１の開始情報を得ると、すなわち命令フェッチ
時には、ＦＩＦＯメモリα２に対してＷ ｒ ｉｔｅク
ロックを出力し、このＷｒｉｔｅクロックにより、ＦＩ
ＦＯメモリ＾）はフェッチ時点でのアドレスを記憶する
ことになる。
ステップ１の開始情報を得ると、すなわち命令フェッチ
時には、ＦＩＦＯメモリα２に対してＷ ｒ ｉｔｅク
ロックを出力し、このＷｒｉｔｅクロックにより、ＦＩ
ＦＯメモリ＾）はフェッチ時点でのアドレスを記憶する
ことになる。
父、ステータス変換回路（９）はステップ（３）の開始
情報を得ると、すなわち命令実行時にはＦＩＦＯメモリ
（１んンに対してＲ８ａｄクロックを出力することにな
り、これによりＦＩＦＯメモリα２は入力された１１１
Ｋ［ＷＲ６ａｄクロックにより記憶アドレスを出力する
ことになる。この出力されたアドレスは、現在、マイク
ロプロセッサ（１）が実行している命令が格納されてい
た主記憶装置＃ｆ５１のアドレスである。さらに命令キ
ューが流れた場合、ステータス変換回路（９）は、ＦＩ
ＦＯメモリ＋１２をリセットするのでそれまでに入力さ
れていたアドレス情報は無効となり出力されない。ここ
で、ＦＩＦＯ’モリ０４のメモリ容ｔがマイクロプロセ
ッサ（１）のもつ命令キューの容量より大ならば、以上
述べた動作により、実行アドレスバス（１３には、常に
マイクロプロセッサ（１）が実行している命令のアドレ
スが出力されることになる。したがって、あらかじめ検
出したい命令のアドレスをラッチ回路（７）に記憶させ
ておき、プログラムを実行させると、コンパレータ（８
）は実行時点での一敏検出信号を出力することになる。
情報を得ると、すなわち命令実行時にはＦＩＦＯメモリ
（１んンに対してＲ８ａｄクロックを出力することにな
り、これによりＦＩＦＯメモリα２は入力された１１１
Ｋ［ＷＲ６ａｄクロックにより記憶アドレスを出力する
ことになる。この出力されたアドレスは、現在、マイク
ロプロセッサ（１）が実行している命令が格納されてい
た主記憶装置＃ｆ５１のアドレスである。さらに命令キ
ューが流れた場合、ステータス変換回路（９）は、ＦＩ
ＦＯメモリ＋１２をリセットするのでそれまでに入力さ
れていたアドレス情報は無効となり出力されない。ここ
で、ＦＩＦＯ’モリ０４のメモリ容ｔがマイクロプロセ
ッサ（１）のもつ命令キューの容量より大ならば、以上
述べた動作により、実行アドレスバス（１３には、常に
マイクロプロセッサ（１）が実行している命令のアドレ
スが出力されることになる。したがって、あらかじめ検
出したい命令のアドレスをラッチ回路（７）に記憶させ
ておき、プログラムを実行させると、コンパレータ（８
）は実行時点での一敏検出信号を出力することになる。
なお、上記実施例では、１つの命令実行時点の検出につ
いて述べたが、複数の命令の実行＠点検出が可能なこと
は言うまでもない。また、実行アドレス０３に記憶装置
等を接続すれば命令キューを補償したトレース記憶装置
が容易に構成できるのは勿論である。
いて述べたが、複数の命令の実行＠点検出が可能なこと
は言うまでもない。また、実行アドレス０３に記憶装置
等を接続すれば命令キューを補償したトレース記憶装置
が容易に構成できるのは勿論である。
ＬＪ上のように、本発明によれば、内部に命令キューを
もつマイクロプロセッサに対してフェッチ時点と実行時
点のずれを補償するのに簡賃であり、またトレース記憶
装置への応用が容易な命令キューの補償装置が俸ら９．
れる。
もつマイクロプロセッサに対してフェッチ時点と実行時
点のずれを補償するのに簡賃であり、またトレース記憶
装置への応用が容易な命令キューの補償装置が俸ら９．
れる。
桟１図は従来の命令キューの補償装置を示すブロック図
、第２図は本発明の一実施例を示すブロック段１であめ
。 （１）：マイクロプロセッサ、Ｉ’ｌｌ ：データノ（
ス、（３）二了ト°レスバス、 （４）二側（財）信
号ノ（ス、（５）：上記慎装買、 （６）二人出力
装置ｆ、（７）：ラツチ回路、 （８）、（８）
：コンノ（レータ、（９）：ステータス変換回路、（１
０，α１）：カウンタ。 （１′、う：ＦＩＦＯメモリ、Ｏｊ：実行アト°レスノ
くス。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人葛野信− ９− 第１図 第２図 ４３２ １３ 手続補正ａ（自発） Ｔ１＋ｉ’ｌ’ Ｉ’＋長宮殿 １、・１１件の表示 ｆ、ｙ願昭５７−８１８７
７号２、発明の名称 命令キューの補償装置 ；３． 浦１１：、を４−るＲ 事件との関係 特許出願人 住 所 東上；〔都下−代１１１置火の内−ｊ
’ｌ１２番３８”名 称（６０１） ：、菱電機株
式会社代表台片由仁八部 １、代理人 作 所 東３ｉｊ都丁゛代１１（区丸の内−Ｊ
−１’＋２番３５；・５輛止の対象 明ｎａ 鉦の％Ｆｒ ｓ−ｈ求の龜１囲の相、および、
発明の詳細な説明の相。 ６袖止の内容 （１）明細１の特許Ｈ・求の顧・許の記載を別紐のとお
り補正する。 （２）明細書記２自車２０仁乃キ納３自第１衿の「仙グ
）ロケーション移行時には−１という記載を「１０グラ
ム制・僧會別のロケーションへ利す命令を火付した岡に
は」と補正する。 （コヘ・明細Ｗ第５員半１２付乃至駆１３←の「流され
ると、無効となり、１という６己Ｍを「流されると、カ
ウンタαＩＩのカウント価ｋ Ｓｌ！＋効とする。Ｊと
ｆ車止する。 ７、座付−知の１球 ＋ｌｉ目ヒ彷の特、＊ ａＷ・庫の順回を記載した督面
１１山 目上 ２− 補止後り９符計静求の１）囲を記載した書面日計に命令
キューケ准し命令実行と合令フエッ千ケ峠衿に社い得る
マイクロプロセッサに制電イト；弓ハス、了ドレスバヌ
、及びテータバスｋ 介１テ恥←された主記憶装置、及
び人出７′Ｉ装置１、上ｉ４ａ制釦伽号バスに神経ぴれ
てマイクロ７０士ツサＱステータスを凱ネｈし、卸］ａ
］イｒ−号を出力するス・−タヌ亥も・［ｌ−ｌ１路、
嵯計徒伯号により訃勧爆れマイクロプロセッサから出力
てれるアドレスを記載するメモリ奢（＋ｉ＋えたことを
％をｌとする后・、令叶ニーの袖伯装置ａ０
、第２図は本発明の一実施例を示すブロック段１であめ
。 （１）：マイクロプロセッサ、Ｉ’ｌｌ ：データノ（
ス、（３）二了ト°レスバス、 （４）二側（財）信
号ノ（ス、（５）：上記慎装買、 （６）二人出力
装置ｆ、（７）：ラツチ回路、 （８）、（８）
：コンノ（レータ、（９）：ステータス変換回路、（１
０，α１）：カウンタ。 （１′、う：ＦＩＦＯメモリ、Ｏｊ：実行アト°レスノ
くス。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人葛野信− ９− 第１図 第２図 ４３２ １３ 手続補正ａ（自発） Ｔ１＋ｉ’ｌ’ Ｉ’＋長宮殿 １、・１１件の表示 ｆ、ｙ願昭５７−８１８７
７号２、発明の名称 命令キューの補償装置 ；３． 浦１１：、を４−るＲ 事件との関係 特許出願人 住 所 東上；〔都下−代１１１置火の内−ｊ
’ｌ１２番３８”名 称（６０１） ：、菱電機株
式会社代表台片由仁八部 １、代理人 作 所 東３ｉｊ都丁゛代１１（区丸の内−Ｊ
−１’＋２番３５；・５輛止の対象 明ｎａ 鉦の％Ｆｒ ｓ−ｈ求の龜１囲の相、および、
発明の詳細な説明の相。 ６袖止の内容 （１）明細１の特許Ｈ・求の顧・許の記載を別紐のとお
り補正する。 （２）明細書記２自車２０仁乃キ納３自第１衿の「仙グ
）ロケーション移行時には−１という記載を「１０グラ
ム制・僧會別のロケーションへ利す命令を火付した岡に
は」と補正する。 （コヘ・明細Ｗ第５員半１２付乃至駆１３←の「流され
ると、無効となり、１という６己Ｍを「流されると、カ
ウンタαＩＩのカウント価ｋ Ｓｌ！＋効とする。Ｊと
ｆ車止する。 ７、座付−知の１球 ＋ｌｉ目ヒ彷の特、＊ ａＷ・庫の順回を記載した督面
１１山 目上 ２− 補止後り９符計静求の１）囲を記載した書面日計に命令
キューケ准し命令実行と合令フエッ千ケ峠衿に社い得る
マイクロプロセッサに制電イト；弓ハス、了ドレスバヌ
、及びテータバスｋ 介１テ恥←された主記憶装置、及
び人出７′Ｉ装置１、上ｉ４ａ制釦伽号バスに神経ぴれ
てマイクロ７０士ツサＱステータスを凱ネｈし、卸］ａ
］イｒ−号を出力するス・−タヌ亥も・［ｌ−ｌ１路、
嵯計徒伯号により訃勧爆れマイクロプロセッサから出力
てれるアドレスを記載するメモリ奢（＋ｉ＋えたことを
％をｌとする后・、令叶ニーの袖伯装置ａ０
Claims (1)
- 内部に命令キューを有し命令実行と命令ス御信号バス、
アドレスバス、及びデータパスヲ介して接続された主記
憶！２酸、及び入出力ｉ！酸、上記？１ｌｌｌ ＠ｌ信
号バスに楊枡されてマイクロプロセッサのステータスを
監視し、ステータス変換時に制伽１信号を出力するステ
ータスｆ換回路、該１１１ｉ１１（２）信号により割病
１されマイクロプロセッサから出力されるアドレスを命
令実行順序に従って記憶するメモリを備えたことを特命
とする命令キューの補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081877A JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081877A JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197546A true JPS58197546A (ja) | 1983-11-17 |
| JPS6232509B2 JPS6232509B2 (ja) | 1987-07-15 |
Family
ID=13758679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081877A Granted JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197546A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553747A (en) * | 1978-10-13 | 1980-04-19 | Nec Corp | Computer of order pre-fetch system |
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
-
1982
- 1982-05-13 JP JP57081877A patent/JPS58197546A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553747A (en) * | 1978-10-13 | 1980-04-19 | Nec Corp | Computer of order pre-fetch system |
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232509B2 (ja) | 1987-07-15 |
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