JPS5819786A - コアメモリ駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコアメモリ駆動装置、より具体的には、単一の
駆動電流がＸ及びＹ次元の両方を通過し、各次元におい
て選択されない導体を通って戻る装置に関するものであ
る。

通常コアメモリ駆動装置は復号ダイオードのマトリック
スを使用し、選択されたＸまたはＸ駆動導体に駆動電流
を結合している。各次元ごとに別々な電流が流れ、全体
の駆動電流はＸ及びＹの部分選択駆動電流の合計に等し
い。しかし他の駆動方式も時々使用されている。ジャン
Ａ、ラックマン（Ｊａｎ　Ａ、　Ｒａｊｃｈｍａｎ　）
による文献「ランダムアクセスメモリのフェライト開口
ブレートＪ　（Ｆｅｒｒｉｔｅ　Ａｐｅｒｔｕｒｅｄ　
Ｐｌａｔｅ　Ｆｏｒ　Ｒａｍｄｏｍ　Ａｃｅｓｓ　Ｍｅ
ｍ−ｏｒｙ）プロシーデイングオプザエＲＥ　（ｐｒｏ
ｃｅｅｄｉ−ｎｇｓ　ｏｆ　ｔｈｅ　ＩＲＥ　）第３２
５〜３３４ページ（１９５７年６月）、では第３３１ペ
ージにトランススイッチヲ使用した三次元不一致電流駆
動装置が記載されており、ｎ−１の選択されガい導体を
逆電流によって駆動するこ吉によって一行の駆動導体が
駆動され、これは共通端に集まって選択された駆動導体
を通る順方向駆動電流上なる。この方式の目的は、各ト
ランススイッチで発生する駆動電流を減らすことであり
、不一致電流駆動のために電流マージン、すなわち読出
し巻線雑音消去には効果がなかった。メモリプレートの
わずか一行のコアだけがすべての電流を受けていた。

本発明によるコアメモリ駆動装置は複数のＸ導体複数の
Ｘ導体を有し、これらは磁気メモリコアのアレイを誘導
結合してその中の選択されたコアの一致電流選択を行ガ
い、各導体は駆動端及び反対側の共通端を有し、これは
それぞれ他のＸ導体の共通端に接続され、各Ｘ導体は駆
動端及び反対側の共通端を有し、これはそれぞれ他のＸ
導体の共通端に結合されている。コアメモリ駆動装置は
Ｘ駆動回路を有し、これけＸ導体の選択された一つに部
分選択Ｘ駆動電流を発生するように結合され、Ｘ駆動回
路はそれぞれ選択され々いＸ駆動導体の駆動端と第一の
バスとの間にＸ駆動電流の比例した部分の反対方向に向
う戻りの経路を与える。コアメモリ駆動システムｌ−］
：Ｙ駆動回路を有し、これはＹ導体の選択された一つに
部分選択Ｘ駆動電流を発生するように結合され、Ｘ駆動
回路はそれぞれ選択されないＸ駆動導体の駆動端とバス
点の間にＸ駆動電流の比例した部分の反対方向に向う戻
シの経路を与える。読出し巻線における部分選択で発生
したシャトル雑音信号を相殺するための小さな雑音信号
を発生する他に、分割された戻りの電流の駆動装置は電
流マージンを改善するのに役立ち、これによって駆動回
路を大規模に集積することができ、同時に電流制御の精
度が低くてよい。復号ダイオードがない直接トランジス
タ駆動であるので、ダイオード電圧降下がなく、５■電
源でＸ駆動導体及びＸ駆動導体の両方を通る単一の電流
を流して電流消費を太きく減らすことができる。別な装
置構成では、第１のバス寸たは第２のバスを互いに接続
して選択されたＸ及びＸ駆動導体を直列に接続してもよ
い。

添付図面を参照して以下の詳細々説明を考慮すれば本発
明がさらによく理解できる。

第１図に示すように、選択的相補型データストアを有す
る特定の例みしてのデータ処理装置１０け、選択的相補
型データストア１２と、命令レジスタ１８と、命令デコ
ーダ２０　ＺＬを有し、データストア１２は５１２ワー
ド×３２ビツトのデータストアをＦＲＯＭｌ　６の形で
有する状態シーケンサ１４に結合され、命令レジスタ１
８はＦＲＯＭｌ６のデータ出力を受けて蓄積するように
結合され、命令デコーダ２０は命令レジスタ１８によっ
て受信され蓄積された３２ビツトのうちの４ビツトを受
けて復号するように結合されている。

Ｉ　ＭＨｚの対称クロック発生器２２が結合され、その
立下りで命令レジスタ１８をロードし、高レベル状態す
なわち論理１の状態にあれば５００ナノ秒ののちに５０
０ナノ秒間命令デコーダ２Ｄを付勢する。システムリセ
ット信号５Ｒ８Ｔ（これは外部で発生してもよい）で命
令レジスタ１８を０にリセットすることによって状態シ
ーケンサ１４を初期設定する。これによって所定のＯア
ドレスがＦＲＯＭｌ乙に与えられ、これに応じて出力Ｄ
Ｏ〜Ｄ３１を発生する。クロック信号１ＣＫの次の立下
シで命令レジスタ１８はＦＲＯＭｌａの６２ビツト出力
をロードし、ラインＰＡＤ〜ＰＡ８を通してＦＲＯＭｌ
ｓに新しいアドレスを与える。同時に命令デコーダ１８
は命令レジスタ１８の４ピツ）ＩＤＯ〜ＩＤ３の出力を
復号し、１Ｍｌ−１，Ｚクロック信号の次の高レベル状
態で１６個の復号された出力信号のうちの１つを５００
ナノ秒パルスとして出力する。

この例ではわずか１５個の状態が実際に出力され、デコ
ーダ出力ＴＯはノーオペレーション状態として利用され
る。また、この例では復号された命令のうちのわずか２
つしか利用していない。命令■１を使用して条件マルチ
プレクサ３０を付勢し、命令■２を用いてパルス上のサ
イクルイニシエート入力をデータストア１２にＯＲゲー
ト６２を通して発生し、これはまた命令レジスタ１８か
ら直接パルス状でない、すなわち連続したサイクルイニ
シエ−１・信号を受信することもできる。クロック信号
の次の立下りで命令レジスタは新しい一組のデータをロ
ードし、ＦＲＯＭｌ　６に新しいアドレスを与える。

ＯＲゲート３４はＦＲＯＭ　３４に最下位アドレスビッ
トＡＯを出力することによって条件ブランチを実行し、
命令レジスタ１８の出力から対応するアドレスビットを
、条件マルチプレクサ３０からデータ出力信号を受信す
る。そこで状態シーケンサによって偶数アドレスをＰＲ
ＯＭ１６に与えることによって条件ブランチを実行する
ことができる。条件マルチプレクサ３０の出力が論理０
であれば、この命令を実行する。しかし、条件マルチプ
レクサ３０の出力が論理１であれは、ＯＲゲート５４は
自動的に次のアドレスに歩進し、次の命令を実行する。

例えば、ＦＲＯＭｌ６に与えられた次のアドレスが記憶
位置６４であり、条件ＭＵＸ３０が論理１の出力を発生
すると、アドレス６５を実際にＦＲＯＭ１乙に与える。

データ処理装置１０に含まれ、システム動作を容易にす
るだめの他の周辺回路はデータラッチ３６を有し、これ
はデータストア１２の利用できるデータ出力が発生する
とデータストア１２の出力データをラッチするものであ
る。ラッチ３乙の出力はＣ１１人力を通して条件マルチ
プレクサ３０に戻される。なお、データストア出力のデ
ータアベーラプル、アドレスオーバフロー及び電源障害
も条件マルチプレクサ３０の入力信号ＣＩ２〜Ｃ１４を
通してそれぞれ状態シーケンサ１４に戻される。またＤ
Ｏ及びＤＡ出力も外部装置に利用でき、外部装置はイン
ターフェースアドレスレジスタ４０及びインターフェー
スマルチプレクサ４０に、並びに条件マルチプレクサ３
０を通してデータ処理装置１０吉交信することができる
。

モジュロＮのプリスケーラすなわちカウンタ４４はカウ
ントすべきパルスを含む入力信号を受信し、カウント中
にオーバフローすると最大計数信号を条件マルチプレク
サ入力Ｃ１５に出力する。プリスケーラ４４はシステム
リセット信号によってリセットすると吉ができる。カウ
ンタ４４の計数状態の数は特定の応用例に依存し、例え
ば電力計のシャフトの回転数を表わすパルスを受信し、
プリスケールカウントを発生してカウンタ４４の各ＭＡ
Ｘカウント出力が電気エネルギーの１キロワット時を表
わすようにする。

データストア１２は小さな２５６×１のコアメモリで実
現するのが有利であり、これはそれ自身内部アドレスカ
ウンタを有し、１５００ナノ秒の幅のリード／ライトサ
イクルで動作する。データストア１２のハウスギ−ピン
グ接続は電力検出入力を有し、これは電源の８ボルト非
安定化入力から抵抗分圧した６ボルトを受ける。入力が
所定の閾値以下に下がる吉、データストア１２は電源障
害出力を発生し、これは条件ＭＵＸの入力Ｃ１４に結合
され、緊急の電源障害を警報し、データストア１２を安
全状態において、データストアが低電力状態のために動
作でき々く々つてもメモリサイクルが中断しないように
する。電源障害出力はまた外部装置にも転送され、その
装置に緊急の電源障害を通報する。ある応用例では、外
部装置は、電源が停止する前にデータストア１２に蓄積
するためにインターフェース回路に通してシステム１０
に転送しなければならないシステムポインタまたはデー
タパラメータを利用することがあシ、これらのポインタ
及びパラメータまたは他のデータは電力障害の間はデー
タストア１２の非揮発性コア記憶装置によって保持する
ことができる。適切な電力状態に復旧すると、外部装置
はデータストア１２からこのデータを取り出し、電力障
害が発生した点において再開を行うことができる。

データストア１２の＋５ＶＶＣＣ入力は基本電力を与え
、地気接続によって電源回路が完結する。端子ＣＯと０
１の間に０．１μＦのコンデンサを接続し、内部電圧ブ
ースト回路によって使用する。５Ω抵抗を通して電力抵
抗接続ＲＰを地気に接続し、データストア１２のコアス
タックで利用される駆動電流の制御を行う。

データストア１２のアクティブな制御接続はアドレスオ
ーバフロー出力ＡＯＶを含み、これは内部アドレスカウ
ンタが２５５の最大計数値にありオーバーフローすると
ころであることを示す。

オーバーフローラッチからＡＯＶが発生し、これは磁気
帰還タイミングパルスＭＦ’Ｔがメロリリードまだはラ
イトバートサイクルスタートの６ｏ。

ナノ秒のうちに発生することができなかった吉きに６０
０ナノ秒タイムアウト信号によってもセットされる。Ａ
ＯＶはアドレス付勢信号ＡＥによってクリアされるまで
メモリ動作サイクルを禁止する。ハウス）ＣＴを付勢し
て最後の記憶位置をアクセスすると、ＣＩの前縁ののち
約６５０ナノ秒を駆動する。データアペーラブル出力は
、データを読み出してＩ）Ｏ出力に安定化し、外部で／
Ｆ’Ｕ用できることを示すパルス上の出力を発生する。

ＤＡＯ前縁は、リード、リードコンブリメント、または
ライトメモリアクセスザイクルがサイクルイニシエート
入力信号ＣＩによって始まったのち７００ナノ秒よシ前
に発生する。ＤＡは内部データストローブ信号に時間的
に関係し、有効なデータがＤＯに現われたのち４０ナノ
秒アクティブになり、１サイクルの残シの部分において
アクティブにとどはる。これは内部エンドオプサイクル
パルスＥＯＣによって終了し、ＣＩの前縁から１）Ａの
後縁までの最大時間は１３５０ナノ秒である。

Ｄｏは両方向接続であり、これはリードサイクル中デー
タ出力を発生し、ライトサイクル中データ入力を受信す
る。データ入力はＣＩの前線ののち２００ナノ秒の間有
効でなければ々らず、ＤＡＯ前縁ののち１０ナノ秒まで
は有効にとどまらなければならない。出力データは信号
ＤＡＯ前縁の発生前４０ナノ秒、ＣＩＯ前縁ののち６５
０ナノ秒有効であり、ＤＡＯ後縁ののち２０ナノ秒まで
有効状態を保持する。

リード及びライト入力は符号化された組合せで動作し、
データストア１２の４つの動作サイクルのうちの１つを
選択する。ＲＤ＝０及びＷＴ−１はリードサイクルをコ
マンドする。ＲＤ−１及びＷＴ＝０けライトサイクルを
コマンドする。

ＲＤ＝０及びＷＴ＝０はリードコンブリメントサイクル
をコマンドし、これによってアドレスされた記憶位置か
らデータを読み出し、コンブリメントを取り、コンブリ
メント形式で出力Ｉ）Ｏにこれを発生し、次に選択され
たアドレス記憶位置にコンブリメント形式で再び蓄積す
る。ＲＤ＝１゜ＷＴ＝１はアドレス歩進サイクルをコマ
ンドし、これによってアドレスカウンタは歩進するが、
データ操作は行われない。ＲＤ及びＷＴＮ：ＣＩの前縁
の前１００ナノ秒間有効でなければならず、その後３０
０ナノ秒間有効状態を保持しなければならない。

チップイネーブル信号ＣＥは電源障害状態を制御し、ア
クティブ状態ではデータストア１２の必要な要素によっ
て動作電力を受け、これによってデータストアをアクテ
ィブ状態にしてデータザイクルコマンドを受信する。Ｃ
Ｅ＝１の電源障害状態では、電力検出回路、ＡＥ受信回
路、アドレスオーバーフロー回路及びチップイネーブル
回路のみがアクティブ状態にとどまる。電源障害状態で
はアドレスカウンタのデータが失われるので、面の開始
の時にこれを回復し々ければならない。さらに、ＣＥＯ
前縁さ第１のアクティブ入力信号との間には５００ナノ
秒の時間間隔が必要である。入力ＣＴはカウントイネー
ブル入力であり、これによって内部アドレスカウンタが
現在のメモリサイクルの終了、またはアドレス歩進サイ
クルの始めで歩進する。ＣＴｆｄＣＩの前縁の前１００
ナノ秒有効でなければならず、少くとも３００ナノ秒間
有効状態にとどまらなければならない。

ＡＥけアドレスイネーブル入力であり、これによってア
ドレス入力ＭＡＯ〜ＭＡ７は内部アドレスカウンタにロ
ードされる。またこれはアドレスオーバーフロー信号Ａ
ＯＶをリセットする。信号■は２００ナノ秒の最小パル
ス幅を持たなければならない。このアドレスカウンタは
、ＡＥがサイクル開始時間においてアクティブ状態であ
れば、ＡＥＯ後縁かまたは内部メモリビジー信号ＢＵＳ
Ｙの前縁のいずれかによってラッチされる。アドレス入
力信号はＡＥＯ後縁の前２００ナノ秒安定状態になけれ
ばならず、ＡＥののち１００ナノ秒間有効状態に保持し
なければならんい。

サイクル開始信号ＣＩはデータストアのチップが付勢さ
れ、ビジーで々い場合ではデータストア動作サイクルを
開始し、これは１００ナノ秒の最大パルス幅を有する。

１サイクルの動作中、Ｃ１１０００ナノ秒の最大パルス
幅を有する。ＣＩがアクティブ状態に吉どまる限り、デ
ータストア１２はＣＥｔたはＡＯＶによって消勢される
まで連続的に循環する。

この例では、データ処理装置１０のすべての入力コマン
ドは条件マルチプレクサ３０を通して入力しなければ々
らガい。状態シーケンサ１４は、１６個の利用できるコ
マンドを順次サンプリングしてその１つがアクティブ状
態であるとこれに応動することによってこれらのコマ”
　）”　Ｉｃ　応動する。これらの条件入力をサンプリ
ングするプログラムは第１表に示されている。

システムリセットによってアドレス記憶位置〇になる吉
、これから始まってシーケンサはＴＲＯＭＬ６の入力ア
ドレス２を指定し命令状態工１がアクティブとなって条
件マルチプレクサ３゜を指定し、条件状態０がアクティ
ブとなって条件ＣＤをテストする。条件入力ｃｏがアク
ティブでないき、とのシーケンサは実際にアドレス記憶
位ｗ２に歩進し、これからアドレス記憶位置４に歩進し
てＣ１人力をテストするっしがし、ＣＯコマンド入力が
アクティブであると、シーケンサはアドレス記憶位置２
ではなく記憶位置３に歩進する。アドレス記憶位置３は
ＦＲＯＭアドレス記憶位置６４への分岐命令を有し、Ｃ
ｏコマンドに応動するサブルーチンの最初の命令を蓄積
する。図示の例では、入力コマンドｃｏはデータ処理装
置１０にアドレス記憶位置０〜１における２つのピット
の内容をアドレス記憶位置４〜５における２つのピット
の内容に加算し、その結指示する。

入力コマンドＣＯがアクティブでないと、シーケンサは
アドレス２に歩進し、コマンド人力ｃ１をテストする。

入力Ｃ１がアクティブで々いと、ＰＲＯＭアドレス４に
よってアドレス６に分岐し、入力Ｃ２をテストする。し
かし、入力ｃ１がアクティブであると、シーケンサは実
際にはＰＲＯＭアドレス５に進み、これによってコマン
ド人力ｃ１に対応するサブルーチンの初期動作に分岐し
、コマンド人力Ｃ１はこの例ではアドレス記憶位置１２
８に位置するリード入力バイトルーチンである。例えば
入力Ｃ１けデータ処理装置１ｏから外部装置に８ビツト
のデータを読み出すように指示し、これによって内部イ
ンターフェイスアドレスレジスタ４０によって指示され
たアドレス記憶位置が開始する。

データストア１２ データストア１２は第２図に示すように単一のデュアル
インラインパッケージにおけるハイブリット回路として
組み立てられている。データストア１２はマスクシリコ
ンチップ１１４ト、コアアレイ１１６．：、スレーブシ
リコンチップ１１８キからなる。マスクチップ１１４及
びスレーブチップ１１８は、マスタチップはオプション
セレクト入力Ｏ８が接地され、スレーブチップではＯ８
入力が＋５Ｖに接続されてスレーブチップとして構成さ
れている以外は同一である。Ｏ８入力は実際には３状態
論理入力であシ、左が接続されていないとこのチップは
２５６のコアアレイ１１６ではなく６４のコアアレイだ
けを駆動することができる単一のチップ構成として機態
する。

マスクチップ１１４はＸドライブ及びシンク、データス
トアアドレスレジスタの４つの最下位ピット、並びにメ
モリ動作のタイミング及び制御の大部分を与える。スレ
ーブチップはおもに、Ｘドライブラインのドライブ及び
シンク回路、並びにデータストアアドレスレジスタの最
上位の４つのピットを与える。

第３図はコアアレイ１１６を示し、これは１６×１６７
レイのスクエアループ磁気データ蓄積コア１３０を有す
る。簡単のために実際にはいくつかの数のコアだけがコ
アが配列されている二重の杉あやのコアパターンを示す
ように図示されている。第３図はまた説明を簡単にする
ためにいくつかの駆動回路及び読出し回路を示している
。

この外部駆動回路及び読出し回路は実際にはコアアレイ
１１６ではガくマスタ及びスレイプチップ１１４，１１
８の中に位置し、コアアレイ１１６はメモリコア１３０
、タイミングコア１３０に及び２つの分流抵抗１３４，
１３６を有する。これらのコアはアムペックスコーポレ
ーションモデル１３２３−Ｃのコアであり、外径が１３
ミルであシ、全駆動電流は公称２３０　ｍＡである。

電流駆動方式はＸドライブラインについてもつともよく
図示されている。各ＸドライブラインＸＯ〜Ｘ１５はそ
れに対応して駆動トランジスタ１４０を有し、そのコレ
クタは＋５■に接続され、エミッタは対応するＸドライ
ブラインに接続されている。また各ドライブラインＸ０
−Ｘ１５はシンクトランジスタすなわちスイッチ１４２
を有し、そのコレクタは対応するドライブラインに接続
され、エミッタは５Ωの電流制御抵抗ＲＰを通して接地
されている。スイッチングトランジスタ１４０．１４２
のペース入力はデコーダに接続され、これはデータスト
ア１２のアドレスカウンタの中に蓄積されたアドレスに
応動して与えられたＸドライブラインに対応する一対の
スイッチを選択し、さらに内部リードまたはライトコマ
ンド信号に応動してドライブスイッチ１４０またはシン
クスイッチ１４２のいずれかを選択し、選択されたドラ
イブラインを通る電流の方向を制御する。各Ｘドライブ
ラインの駆動接続端はさらに、分流抵抗１４４を通して
抵抗バス１４８に接続され、反対側の端部は互いに共通
バス１５０に接続されている、 リードパートザイクルにおいて、駆動電流が抵抗バス１
４８に与えられ、これは前に説明したように１６個の抵
抗１４４を通してＸ駆動導体の駆動端に流れると１６個
の部分に分割される。

選択されたＸ導体において、選択されたシンクスイッチ
１４２及び電力抵抗を通して１６分の１の電流が地気に
流れる。しかし他の１５本の選択されないＸ駆ｐｆ）Ｊ
導体では、電流が反対の端部に流れ、これは共通バス１
１５に集−ｇ、選択されたＸ導体を通して逆方向、すな
わち右から左に流れ、対応する抵抗を通して１６分の１
の駆動電流と結合し、対応するシンクスイッチ１４２及
び電力抵抗を通して地気に流れ込む、２ライトパートサ
イクルでは、電流の方向が反対になり、ドライブスイッ
チ１４０が導通して導体ＸＯなどの選択されたＸ駆動導
体の駆動端を＋５Ｖに接続し、これによって電流がその
駆動端から反対の端部に向って流れる。この電流の１６
分の１が対応する駆動抵抗１４４を通して抵抗バス１４
８に流れる。反対の端部では、選択されたＸ導体を左か
ら右に流れる電流は共通バス１５０に到達すると１５本
の選択されたＸ導体の１５の径路に分割される。この分
割された電流は選択されないＸ導体のそれぞれを通って
右から左へ反対の方向に流れ、対応する駆動抵抗１４４
を通って抵抗バス１４８に流れる。従ってこの電流はす
べてこの抵抗バスに集まる。

従って明らかなように、この駆動方式は選択されたＸ導
体を通して選択された方向に駆動電流を通過させるよう
に動作し、それぞれの場合の駆動電流は選択されない１
５本のＸ導体に等しく分割され、これら選択されない導
体を通して反対の方向に戻される。

Ｘ導体の駆動方式はＸ導体の場合よシさらに複雑である
が、電気的には同じである。しかしコアの向きがＸドラ
イブラインによって異なるので、そのラインの駆動端は
コア１３０のアレイの両側に物理的に位置しなければな
らない。例えば、ＹＯドライブラインは各コアを左下か
ら右上の向きに結合し、そのドライブトランジスタ１７
０及びシンクトランジスタ１７２はアレイの下に配置さ
れている。Ｙｌ及びＹ２ドライブラインについて、各コ
アは反対の向きに配列され、ドライブ及びシンクスイッ
チングトランジスタはアレイの上にある。それぞれの場
合、各Ｘ駆動導体の駆動端は駆動抵抗１７４を通して抵
抗バス１７６に結合され、反対の端部は共通バス１７８
に接続され、共通バスは両端部がすべてこれに接続され
ている。

リードパートザイクルにおいて、ドライブラインＹＯの
スイッチ１７０などの選択されたＹドライブスイッチが
導通して電流を流し、選択されたドライブラインを＋５
ｖに結合し、これを通して駆動電流が流れる。この駆動
スイッチ電流の１６分の１が対応する駆動抵抗１７４を
通して抵抗バス１７６に流れる。このスイッチ電流の残
りの１６分の１５は実際の部分選択コア駆動電流を構成
し、選択されたドライブラインを通して共通バスに流れ
、ここで１５の方向に別れて１５本の選択されないＸ駆
動導体を通して共通端から駆動端に電気的に反対の方向
に流れ、ここで対応する駆動抵抗１７４を通して抵抗バ
ス１７６に流れる。従ってすべての駆動スイッチ電流は
抵抗バス１７６に集まる。

抵抗バス１７６は分流抵抗１３４，１３６の片側に接続
され、この電流の１６分の１が抵抗１３４に流れ、この
電流の１６分の１５が実際のコア駆動電流と整合し、抵
抗１３６及びタイミングコア１３２の２巻回巻線１８０
を通過する。タイミングコア１３２はコアアレイのコア
１３０と同じである。巻線１８０を通過したのち、この
駆動電流は、前に説明したようにＸ抵抗バス１４８に接
続され、ここから１５の方向に別れて選択され々いＸ導
体を通って共通バス１５０に反対の方向に流れ、次に選
択されたＸ導体を通って対応するシンクスイッチに読出
し方向に流れ、次に電流制御抵抗ＲＰを通って地気に流
れ込む。タイミングコアの巻線１８０は２回巻いている
ので、その駆動特性はアレイの中の選択されたコアをＸ
及びＹの方向に駆動電流が２回流れるように整合してお
シ、これによってタイミングコア１３２は選択されたコ
アと同じ起磁力を発生する。従ってこれは選択されたコ
アと正確に並例にスイッチングする。

ライトパートサイクルにおいて、選択されたＸドライバ
は選択されたＸ駆動導体を＋５Ｖに接続し、そのコア駆
動電流は選択されたＸ駆動導体を通って左から右に流れ
、十分なスイッチ駆動電流が前述のように抵抗バス１４
８に集まる。

抵抗バス１４８は駆動コア１６２の巻線１８０に接続さ
れ、その書込み電流は巻線１８０を読出し電流き反対の
方向に流れ、タイミングコア１３２を再びスイッチング
させる。この駆動電流は分流抵抗１３４，１３Ｓを通っ
てＹ抵抗バス１７６に流れる。

このＹ抵抗バスにおいて、この電流は１６の方向に別か
れ、全体の電流の１６分の１５が選択されないＸ駆動導
体の駆動端に流れ、次にこれを通って共通Ｙバス１７８
に反対の方向に流れる。

この点から電流が集まり、導体ＹＯなどの選択されたＸ
導体を通って選択されたＹシンクスイッチ１７２に書込
み方向に流れ、次に電流制御抵抗ＲＰを通って地気に流
れ込む。

この駆動方式は多数の非常に１．要な利点を有する。ま
ずすべてのドライブ接続及びシンク接続はドライブライ
ンの片側にあシ、その反対側は単に互いに接続されてい
るにすぎない。従って各駆動導体ごとに外部回路には単
一の接続しかない。また各駆動導体は選択的にドライブ
トランジスタを通して＋５■に接続され、またはシンク
トランジスタを通して地気に接続されている。これらの
トランジスタは飽和するか、またはほとんど飽和に近い
状態になって電圧降下がなくなりその中の電力損失がな
くなることがある。従来の復号ダイオードは完全に必要
でなく、それに付随してその中の電圧降下や電力損失も
ない。これらの電圧降下がないことによってＸ及びＹド
ライブラインを＋５■電源からの単一の電流で容易に駆
動することができ、また電力損失が々いので高い電源電
圧を使用しなければならないドライバチップによる電力
消費が大幅に減少する。Ｘ及びＹ駆動電流の直列接続に
よって駆動電流の必要な量が２分の１に減少し、そうで
なければ→−５ｖの電源から別々な駆動電流をそれぞれ
個々に取シ出したとすれば、駆動電流の全体の電力消費
は２分の１に減少する。同時に、選択されないドライブ
ラインを流れる逆電流は選択されないコアにおける選択
されたドライブラインを流れる部分選択電流を部分的に
相殺する。例えばコアＸＯ，ＹＯが選択されたとすると
、コアＸ１　、ＹＯは部分選択Ｙ駆動電流を受け、これ
は選択されないＸ導体Ｘ１において反対の方向に流れる
部分選択Ｘ駆動電流によって１５分の１が相殺される。

従って選択されないパワーは従来のコアメモリスタック
の場合のような部分選択駆動電流全体ではなく、部分選
択駆動電流の１５分の１４だけを受ける。このように部
分的に相殺することで動作マージンが大きく改善される
。そこでこの部分選択駆動電流は従来のコアメモリカら
ば部分的に選択されたコアが動作し始めるのに十分な大
きさになることができ、本装置ではとの部分的な相殺に
よって選択され力いコアに実際に流れる部分選択電流を
減少させてその動作を防ぐのに十分である。このように
マージンが大きいので、単一チップ半導体駆動回路を使
用することができ、このような駆動回路は従来のコアメ
モリに見られる電流源のように正確左駆動電流制御を行
うことができない。

増幅器１９０は駆動電流を帰還して駆動電流の大きさを
安定化するのに役立つ。差動増幅器１９０は、駆動電流
の大きさを表わす電力抵抗ＲＰの電圧を基準電圧ＶＲ（
！：比較して負の帰還信号ＶＤＣＲＥＦを出力しこれは
その差に比例するものである。この負の帰還信号を使用
してアクティブなシンクスイッチトランジスタ１４２ま
たは１７２のどぢらか導通している方のベース電流を制
御し、駆動電流の大きさを制御する。基準電圧信号ＶＲ
は温度が補償され、２５℃まではほぼ０．６２５Ｖで一
定に保持され、その後は１℃あたりは？！０．２４％の
割合で降下する。

読出し回路は、雑音消去クロスオーバがないとさ、及び
コアアレイを通ってリードパートサイクル中コアスイッ
チング信号の単極性出力が発生するように布線されてい
る点で従来のコアメモリ読出し回路とは異なる。すなわ
ち、すべての読出しコアはセンスライン出力ＳＡに正電
圧を誘起し、センスライン出力■には負電圧を誘起する
。また、従来のコアメモリでは、センスライン及び平行
なドライブラインはその間を通る直交、すなわちＸドラ
イブラインによって分離され、誘起された駆動電流雑音
を減少させる。

しかしこの装置では、Ｙ導体及び対応するセンスライン
は同時に布線することができ、コアアレイの寸法が小さ
く、センスライン巻線配列に固有の雑音消去特性によっ
て価格が減少する。

タイミングコア１３２は第２の単−巻回巻線１９２を有
する。この巻線１９２はセンス巻線ＳＡ。

ＳＡをコア１３０の配列の中の選択されたコアに結合す
る単一の巻線に対応する。従って１９２の出力はメモリ
パートサイクル中選択されスイッチされたコアによって
流れる出カスイツチング信′号にできるだけ密接に追従
する。巻線１９２の出力は一対の１０００の抵抗１９４
，１９６によって分割される。従って巻線１９２の出力
の半分は抵抗１９６を通ってセンス巻線ＳＡ端子に伸び
る回路における差動増幅器１９８の入力端子に現われ、
そのセンス巻線を通ってＳＡ端子に至り、次に５０Ωの
抵抗２００を通って増幅器１９８の負の端子に接続され
る。。

従って選択されたコアのコアスイッチング電圧はタイミ
ングコア１３２の巻線１９２のコアスイッチング電圧の
半分と直列に反対の極性で結合されている。従って１を
読み出すと、読出し増幅器１９８の入力に現われる正味
の信号は正の極性でコアスイッチング出力信号の半分で
ある。

−力選択されたコアがスイッチングしないと、読出し増
幅器１９８の入力に現われる信号はやはりコアスイッチ
ング出力信号の半分であシ、負の極性である。コアスイ
ッチング出力信号の大きさが温度や駆動電流などの要因
によって変化すると、信号の大きさが大きく変化するこ
とがあるが、読出し増幅器１９８の入力に現われるリー
ド１及びリード０の正味の、または差のスイッチング信
号はＯＶを中心として対称な状態を保持し、正の電圧で
選択されたコアのスイッチング状態を＋ｐわし、負の電
圧で選択されたコアの非スイッチング状態を現わす。従
ってＯＶは１″！、たは０の選択されたコア出力を検出
する最適読出し閾値を保持する。選択されたコアスイッ
チング信号からタイミングコアスイッチング信号の半分
を差し引くことによって、変化するコアスイッチング信
号状態に応じて読出し電圧閾値をダイナミックに調整す
る。同時に、実際の閾値は差動電圧０■に保持され、こ
の閾値は非常にたやすく安定化させることができる。読
出し増幅器１９８の出力はディスクリミネータ２０４に
差動的に転送され、とのディスクリミネータは１及び０
のスイッチング信号出力を識別してストローブタイミン
グ信号を受けるとそれに従ってデータラッチ２０６をセ
ットする。

第３図には示してないが、ストローブタイミング信号は
巻線１９２からのタイミングコア出力スイッチング信号
に応じて発生してもよい。従ってストローブ信号はコア
スイッチング信号の実際のピークで発生し、雑音耐性が
最大上なる。

実際のコアスイッチング信号に追従することによって、
ストローブ信号のタイミングは温度や駆動電流などの要
因でコアスイッチング信号特性が変化しても最適化する
と吉ができる。

シャントスイッチングトランジスタ２１２を有する分流
回路２１０は、ライトパートサイクル中０（コアをスイ
ッチングし々い）を書き込む時に駆動される。０を書き
込む場合、選択されたＹアドレスのＹシンクスイッチは
導通するが、対応するＸドライブスイッチは導通しない
。その代わりシャントトランジスタ２１２が導通してＸ
共通バス１５０を＋５■に接続する。この点から、電流
が別れて１６本の選択されないＸ駆動線及び対応する駆
動抵抗１４４をすべて逆方向に通過し、Ｘ抵抗バス１４
８に至る。この点から、電流はタイミングコア１９２を
通って書込み方向に流れ、タイミングコア１９２をスイ
ッチングしてＸ抵抗バス１７６の次のリードパートサイ
クルに（ｌｉｆｉえる。この点から電流はライトパート
サイクルの通常のＹ電流路を通るこの電流は駆動抵抗１
７４を通って１５本の選択されない駆動導体の駆動端に
流れ、次に共通バス１７８の反対側の端部に逆方向に流
れる。この点から、電流は選択されたＹ導体を通ってこ
れに対応するＹシンクスイッチ１７２に書込み駆動方向
に流れ、次に電力抵抗ＲＰを通って地気に至る。このよ
うにして選択されたコアは単一の部分選択電流だけを受
け、これは部分的に相殺され、０を書き込む場合には選
択されたコアはスイッチングし々い。

タイミングコア巻線１８０はそのコイルを通して部分選
択電流を受け、これによってこの巻線はスイッチングし
、次のリードサイクルに備える。

ここで第４図を参照すると、データストア１２の読出し
及び書込み制御を行うサイクルスタート及びマスク制御
回路が示されている。外部サイクル開始信号が駆動され
、アドレス歩進信号すべて論理１にある吉、ＮＡＮＤゲ
ート４００の出力における信号ＧＯによってデータサイ
クルが始まる。これらの付勢信号はいずれの前のメモリ
サイクルも終了し、メモリの新しいサイクルが始まる状
態を規定するものであ一す、これは信号ＣＩによって始
まる。新しいサイクルを開始する信号ＧＯはビジーラッ
チ４０２をセットし、これはサイクル終了信号ＥＯＣま
たはシステムリセット信号Ｒ８Ｔによってリセットされ
るまでそのメモリサイクル中はセット状態を保つ。ビジ
ー信号の前縁はＮＡＮＤゲート４０４の出力に６０ナノ
秒のパルスを発生し、このゲートはリードラッチ４０６
をセットするように接続されている。ラッチ４０６は信
号ＲＥＡＤを発生し、これは電流ドライバーそれに付随
する回路にリードパートサイクルを実際に実行するよう
に指示するものである。

タイミングコア１３２の出力巻線１９２の出力スイッチ
ング信号を出力スイッチング信号の公称最大ピーク電圧
のほぼ１０％にセットされた閾値と比較することによっ
て信号ＭＦＴ、すなわち磁気帰還タイミング信号が発生
する。従って信号ＭＦＴの前縁では、タイミングコアス
イッチング信号が１０チの閾値を越え、後縁でｄ：タイ
ミングコアスイッチング信号電圧がこの１０多の閾値以
下に下がる。ＭＦＴの後縁が発生すると、２つのインバ
ータゲートは４０ナノ秒の遅延を発生し、これによって
リードラッチ４０６をリセットしてリードパートサイク
ルを終了する。この４０ナノ秒の遅延によって、選択さ
れたコアは確実に十分にその読出し方向にスイッチング
され、均一に十分にスイッチングされたフシックス状態
を与えていづれかのあとに続くライトパートサイクルを
開始する。リード信号の後縁は６０ナノ秒のパルスをＮ
ＡＮＤゲート４０８に発生し、これはライトラッチ４１
０をセットする。

ライトラッチ４１０は書込み出力信号を発生し、これは
電流ドライバを導通させてライトパートサイクルを実行
するように指示する１、読出しラッチ４１０は、次のラ
イトサイクルにおいて別に４０ナノ秒の遅延を与えるこ
となくスイツチングする時にタイミングコア１３２によ
って発生した磁気帰還タイミング信号によって消勢され
る。

リードサイクルまたはライトサイクルが発生するごとに
６００ナノ秒のタイマ４１２が動作し、タイムアウト信
号ＴＯを発生するこの信号は、磁気帰還タイミング信号
が６００ナノ秒以内にこれらをリセットしないと読出し
ラッチ４０６及び書込みランチ４１０をリセットするも
のである。これによって伺らかの原因によりタイミング
コア１３２が磁気帰還タイミング信号を発生するように
読み出される出力スイッチング信号を発生しない場合に
駆動回路を損傷するような電流ドライバ暴走状態を防止
する。なお、メモリサイクルの最初の時点ではタイミン
グコアは出力スイッチング信号を発生するのに適切な状
態にないことがある。別なときには、■１０コマンドの
誤使用、大きな雑音信号、または他の欠陥により磁気帰
還タイミング信号が防害されると吉がちる５゜ データゲートラッチ４１４はシステム人カリートコマン
ト信号ＲＤに応動してデータ入力ゲート信号ＤＩＧ及び
そのコンブリメント、データ出力ゲート信号ＤＯＧを発
生する。カウントラッチ４１６がセットされ、入力カウ
ントイネーブル信号ＣＴがサイクルスタート信号ＧＯと
共に発生する吉、メモリサイクルの完了と共にアドレス
カウンタが歩進する。いったん発生するととのカウント
信号は信号ＧＯが信号ＣＴが発生せずに１サイクルの初
めでアクティブロウになる寸でラッチされる。ＮＡＮＤ
ゲー１−４１８はサイクル終了信号ＥＯＣを発生し、こ
のきき１０Ｇナノ秒のパルスが書込み制御信号ＷＲＩＴ
Ｅの後縁で発生する。この同じ時間間隔において、ＮＡ
ＮＤゲート４２０１ｄカウントハルス信号ＣＴＰを発生
し、これは実際に信号Ｃ０ＵＮＴによって付勢されると
メモリサイクルの終了でアドレスカウンタを歩進させる
。

または、ＷＴ及びＲＤが発生してデータ操作を行わ々い
アドレス歩進メモリサイクルを指示すると、メモリサイ
クルの初めでＮＡＮＤゲート４２２が信号ＣＴＰを発生
する。一対のＮ　ＡＮ　Ｄゲート４２４及び４２６によ
って、発生したカウントパルス信号をデュアルチップ構
成におけるマスクチップからスレーブチップに転送する
。

ここで第５図を参照すると、インバータラッチ５０４を
有するインバータ回路５０２が示され、このラッチは信
号Ｇｏによってパルス駆動され、読出し及び書込み信号
の両方が与えられることによってセットされるように接
続されている。

このインバータラッチはサイクル終了信号ＥＯＣオだは
りチセット信号Ｒ８Ｔによってリセットされるように結
合されている。インバータ回路５０２はデータラッチ２
０６から真のデータ及び補数のデータを受信し、リセッ
トされるとデータストアラッチ５０４に真のデータを通
過させ、セットされるとデータラッチ５０４に補数のデ
ータを通過させる。データラッチ５０４はＮＡＮＤゲー
ト５０６を通してＤｏ出力端子を駆動するように結合さ
れ、これはさらにデータ出力ゲート信号ＤＯＧによって
付勢される。データラッチ５０４はまた、データ入力ゲ
ートストローブ信号ＤＩＧ。

ＳＡＳ及びラッチ５１０のコンブリメント出力が発生す
ることによってＮＡＮＤゲート５０８が付勢されると、
ＮＡＮＤゲート５０８からＤＯデータ端子の入力データ
を受信するよう結合され、ラッチ５１０は６０ナノ秒だ
け遅延したＳＡＳによってセットされ信号ＥＯＣまたは
Ｒ８Ｔによってリセットされるように結合されている３
、 アドレスカウンタが特定の１つ号たけ２つのチップ構成
で十分であれば、ＮＡＮＤゲート５１４の出力によって
セットされるようにオーバーフローラッチ５１２が結合
され、との場合読取シ増幅器ストローブ信号ＳＡ、Ｓと
同時に信号Ｃ０ＵＮＴが現われるとこのメモリを使用す
る。ラッチ５１２はさらに、６００ナノ秒タイムアウト
信号ＴＯによってリセットされるように結合され°Ｃい
る。アドレスラッチ５１２はアドレスイネーブル信号Ａ
Ｅによってリセットされるように結合されている。分流
回路５２０はドライブトランジスタ５２２を有し、これ
は＋５ｖに接続され、そのベースはＡＮＤゲート５２４
によって駆動され、このゲートは、データラッチ５０４
がデータビット０を書き込むべきことを示しているとき
はライトサイクル中ドライブトランジスタ５２２を導通
させる。

ＡＮＤゲート５２４は２チツプ構成におけるスレーブチ
ップおいて信号ＳＬによって消勢させる。駆動方向制御
回路５２８が動作してＸドライブ信号、Ｘドライブ信号
、Ｘシンクドライブ制御信号、及びＸシンクドライブ制
御信号を駆動し、リードバートザイクルが進行中かライ
トパートサイクルが進行中かに、及び与えられたチップ
が単一チップ構成、スレーブ構成、またはマスク構成か
によって電流方向ドライバを適切に導通させる。マスタ
チップのＮＯＲゲート５３０がマスクチップからスレー
ブチップに選択イネーブル信号ＳＥを転送し、スレーブ
チップにドライブ選択出力を発生する。同様に、インバ
ータゲート５３２が接続され、マスタチップからスレー
ブチップに信号Ｓ／Ｓを送出し、ライトパートサイクル
が進行中であるか否かを示す。スレーブチップでは、方
向制御回路のみシζ電源が供給され、ゲート５３０及び
５６２は電源遮断状態にとどまり、不動作状態である。

さらに方向制御回路５２８はＮＯＲゲート５３４を有し
、これはＸシンク信号またはＸシンク信号が真であれば
電流イネーブル信号ＣＲＥＮＡを発生する。

第６図はアドレスストア６０２をブロック図で示し、こ
れは６ビツトカウンタ、Ｘマトリックススイッチ６０４
、Ｘ−Ｘマトリックススイッチ６０５、及びオプション
選択回路６０８々して実現され、オプション選択回路は
ターミナルオプション選択信号Ｏ８に応動してマスク、
スレーブ、及び単一チップ制御信号を発生する。単一チ
ップ構成では、アドレスカウンタ６０２は６つのアドレ
ス信号ＡＯ〜Ａ５を受信する。マスク構成では、アドレ
ス信号ＡＯ〜Ａろを受信し、スレーブ構成では最上位の
アドレス信号Ａ４〜Ａ７を受信する。異った構成に対処
するため、アドレスカウンタ６０２が２チツプ構成の記
憶位置０〜６に位置すなわち最大計数値を形成すると、
０〜３のＦＵＬＬ信号がアクティブになり単一チップ構
成を使用して６つの蓄積記憶位置０〜５のすべてはアド
レスカウンタ６０２が論理１の最大計数値を蓄積すると
Ｏ〜５　ＦＵＬＬ信号を発生する。

カウンタ６０２は、カウントパルス信号ＣＴＰによって
歩進し、信号ＢＵＳＹによって付勢されるとアドレスイ
ネーブル信号ＡＥに応動して外部アドレス信号がロード
されるように結合されている。

デコーダ６１２，６１４はそれぞれマトリックススイッ
チ６０４．６０５の３つのアドレス入力信号を復号スル
。デコーダ６１４はマルチプレクサ６１６を通してアド
レス入力を受信するよう結合され、マルチプレクサは単
一またはデュアルのチップ構成に応じて適切にアドレス
信号をデコーダ６１４に入力させる。なお、単一チップ
構成では、Ｘマトリックススイッチ６０４は８本のＸ導
体を駆動し、Ｘ−Ｘマトリックススイッチ６０５は８本
のＹ駆動導体を駆動する。マスタチップ構成では、マト
リックススイッチ６０４．６０５の両方が１６本のＸ導
体を駆動し、スレーブ構成ではマトリックススイッチ６
０４及び６０５０両方が１６本のＸ導体を駆動する。

電圧ブースト回路６２０は端子ＣＤ、ＣＩに外部コンデ
ンサを利用してｖＣＣＣＣ入力圧１圧ｖに増圧し、これ
は電流ドライバスイッチによって利用される。電圧ブー
スト回路はデータストア１２がビジー状態にありスレー
ブチップで付勢されていないききのみ付勢される。基準
電圧回路６２２はチップイネーブル信号ＣＥに応じてマ
スタチップにおいてのみ付勢され、基準電圧信号ＶＲを
発生する。この信号をマスタチップ及びスレーブチップ
の両方において低電流源６２４によって使用し、アクテ
ィブなＸまたはＹシンクスイッチに供給されるベース電
流を制御して選択されたコアを通る駆動電流の大きさを
制御する。

基準電圧ＶＲを制御して２５℃までは約０．６１２５Ｖ
に一定に保持し、次に１２５°Ｃ′！！、では１℃あた
り０２４チの割合で減少するようにする。１第８図電力
検出回路８０２を示し、これは電力検出入力信号ＰＤが
閾値電圧以下に下がると電力フラグ出力信号ＰＦ’を発
生する」：うに動作する。

チップイネーブル信号ＣＥが々く電源が投入されるとリ
セット回路８０４が動作してメモリリセット信号Ｒ８Ｔ
が発生する。

第９図を参照するさ、完全を期してモ５■電力分配回路
が２つ示され、これらの回路はマスク及ヒスレープチッ
プ上でチップイネーブル信号面に応動するスレーブ回路
９０２を有する。信号ＣＥ及びＳＬによってマスターチ
ップの第２の電力分配回路９０４だけが動作し、スレー
ブチップではなくマスタチップにおいて電源を受ける回
路に」−５Ｖを分配する。スレーブ■ＣＣ基準信号５ｖ
ｃｃは第８図におけるリセット回路８０４に転送され、
パワーオンリセットを行う。これによってリセット信号
は確実に直流電力が安定化してしまう゛まで終了するこ
とはない。

第１０図は電圧ブースト回路６２０、基準電圧回路６２
０に、定電流回路６２４及びドライブシンクマトリック
ススイッチ６０４の一例を詳細に示す。また第１０図は
磁気帰還回路駆動回路６５０も示し、これは書込み信号
中部動電流が公称値の９０チを超えた時に信号ＷＣを発
生し、読出１〜サイクル中駆動電流が公称値の９０係を
超えた時に信号ＲＣを発生する。

定電流回路はこの基準電圧をＲＰ電力抵抗の電圧上比較
して信号ＶＤＣＲＥＦを発生し、これは抵抗電圧が基準
電圧を超える吉トランジスタ６５２に電流を供給し、選
択された同期駆動トランジスタのベースからベース供給
電流を取り出し、これによって電力抵抗の電圧が基準電
圧に一致するまでコア駆動電流を減少させる。

第７図を参照すると、読出し増幅器１９８は選択された
コアの出力スイッチング信号とタイミングコア出力スイ
ッチング信号の２分の１（！：の間の差を表わす差動セ
ンス信号を受信して増幅する。増幅器すなわちディスク
リミネータ２０４は増幅された差動信号を受信し、ラッ
チ２０４が読出し増幅器ストローブ信号ＳＡＳによって
駆動されると、ラッチ２０６で１つの状態まだは他の状
態にセットし、読み出されたデータを出力する。２つの
相？１ｔＮＨ−ＱＤＡＴＡ及びＤＡＴＡ　ＣＯＭＥ）７
）Ｅ出力として取シ出され、選択的インバータ回路によ
って使用される。

磁気帰還回路７０２は第１１図に曲線ＫＡ及びＫＢで示
すように２つの増幅されたスイッチング信号を発生する
ことによってタイミングコア出力スイッチング信号に応
答する。曲線ＫＡは曲線ＫＢに対して負のオフセットを
有するが、その利得は大きく、曲線ＫＢに対してわずか
に遅延している。従って曲線ＫＡは点１３０２において
曲線ＫＢＯ上にのび、読出増幅器ストローブ信号ＳＡＳ
の前縁を規定する。時点１６０４では、曲線ＫＡの大き
さが曲線ＫＢの大きさよシ小さくなり、信号ＳＡＳを終
了する。

さて第７図を参照すると、入力差動増幅器７０４はタイ
ミングコア読出し巻線のＴＡ及びＴＡ端子からタイミン
グコアスイッチング信号を受信する。増幅器７０４は電
流源７０６と、一対の差動増幅器トランジスタ７０８，
７１０とを有する。

トランジスタ７０８のコレクタは抵抗７１２及び負荷抵
抗７１４を通して＋５ｖに接続されている。

同様に、トランジスタ７１０のコレクタは抵抗７１６及
び負荷抵抗７１８を通して＋５Ｖに接続されている。３
つ抵抗７２０，７２１、及び７２２は負荷抵抗７１４，
７１８の間に直列に接続されている。抵抗７２１の中央
は交流の仮想接地であり、抵抗７２１及び７２２は交流
分圧回路として動作し、負荷抵抗７１８の利得に対して
点Ｂの利得を減少させる。従って交流利得が減少する。

抵抗７１６は負荷抵抗７１８及び点りに対して交流利得
を減少させるこさなく直流電圧降下を与える。

従って点Ａ及びＢにおける電圧は曲線ＫＡに時間遅延が
課せられている点をのぞいて第１１図の曲線ＫＡ及びＫ
Ｂと同じである。抵抗７２０゜７２１．７２２及び７１
６を選定して、点Ｂで読み取った公称ピークスイッチン
グ信号振幅の約１０チに等しい直流オフセット電圧を点
Ａに与え、点Ａでは点Ｂの信号増幅よ９１．２倍大きい
信号増幅を与える。

ストローブ比較器は点Ａ及びＢから信号を受信し、これ
らをそれぞれ点ＫＡ及びＫＢでに倍だけ増幅し、読出し
増幅器ストローブ信号ＳＡＳを発生する。コンデンサ７
３４は点ＫＡの信号をわずかに遅延させるように動作し
、第１１図に示す点ＫＡ及びＫＢの電圧波形を発生する
。駆動電流が公称振幅の９０ｑ６を超え、リードパート
サイクルが進行中であると、信号ＲＣが読出し増幅器ス
トローブを付勢する。

第２のストローブ比較器は、入力の極性が反対で、これ
によって書込みサイクル中に発生する負極性のスイッチ
ング信号に応動できるようになっている点を除いては比
較器７３０と同じである。そのＷＳＡＳ出力信号はＭＦ
Ｔを発生してライトパートサイクル中駆動電流を遮断す
るように動作する。ＷＳＡＳは信号ＷＣによって付勢さ
れ、信号ＷＣはライトパートサイクル中に発生する以外
はＲＣと同様である。

ここで第１２図を参照すると、本発明によるコアメモリ
スタック１２７０が簡単に図示され、Ｘ駆動導体１２７
２がそれらの駆動端１２７６（１つの接続のみが示され
ている）でＸ駆動スイッチ１２７４に結合され、それら
の反対側の共通端１２７８では互いに接続されている。

コアアレイ１２８０は磁気メモリーコア１２８２を有し
、とれらはそれぞれＸ駆動導体１２７２によって誘導結
合され、これは１つの列のすべてのコア１２８２を誘導
結合する。同様に、スタック１２８０は複数のＸ導体１
２８６を有し、各Ｘ導体は一つの行のすべてのコア１２
８２を誘導結合している。各Ｘ導体１２８６は駆動端１
２８８を有し、これは直接Ｘスイッチング回路１２９０
及び反対の共通端１２９２に接続され、この端部は各他
方のＸ導体の共通端に接続されている。Ｘ及びＸ導体の
共通端はこれらの導体自体を通る以外は何らかの一定の
電圧源から電気的に分離されているが、導体１２９４に
よって互いに接続されている。この導体は駆動電流を選
択されたＸ導体及び選択されたＸ導体を通して直列に通
過させ、選択されたコア１２８２の一致選択に必要２！
ｉ：２つの一致電流を単一の駆動電流によって与えるよ
うにしている。

各Ｙスイッチング回路１２７４は駆動トランジスタ１２
９６を有し、これはＸ駆動導体１２７２の駆動端１２７
６から電流源１２９７を通して＋５■に結合されている
。また各Ｙスイッチング回路１２７４はシンクトランジ
スタ１２９８を有し、これは駆動端１２７６から地気に
接続されている。

同様に各Ｘスイッチ回路１２９０ばＸ駆動導体１２８６
の駆動端１２８８から電流源１２９７を通して＋５Ｖに
接続された駆動トランジスタ１２９８と、駆動端１２８
８から地気に接続されたシンクトランジスタ１２９９を
有する。リードパートサイクル中、駆動電流はアドレス
デコーダ（図示せず）からの制御信号に応じて選択され
たＹスイッチ回路１２７４を通過し、選択されたＸ導体
１２７２を通って共通端に至シ、次に導体１２９４を通
って選択されたＸ導体の共通端に至シ、選択されたスイ
ッチ回路１２９０のシンクスイッチ１２９９を通って地
気に至る。直接スイッチングトランジスタを導体駆動端
に直接接続することによって復号ダイオードをなくして
いるので、Ｘ及びＹ駆動電流とも、単一の５ｖ電源から
直列に発生することができる。ライトパートサイクル中
は、Ｘ駆動スイッチ１２９９が導通し、Ｙシンクスイッ
チ１２９８は導通して電流が反対方向に流れる。

読出し回路に接続できる端部ＳＡ及びＳＡから２つの部
分に分れた読出し巻線が読出し増幅器端部上反対側の端
部において互いに接続されるアレイ１２８０の隣接する
列を通して通過する。簡単なスタック構成１２８０では
、選択されたコア出力スイッチング信号は当然双極性で
ある。

第１３図には本発明による６線式３Ｄ駆動システム１６
１０が示されている。このシステム１３１０は４つのア
レイの磁気メモリコア１３２０〜１６２３を有する。各
アレイ１３２０〜１３２３は便宜上４×４のアレイとし
て図示されているが、各アレイは当然これよりも大きく
てもよい。

各アレイは駆動端１３３０　Ｋ及び反対側のシンク端１
６３０を有するＸ導体１３３０によって誘導結合され、
すべてのＸ導体のシンク端は互いに結合されている。こ
のシンク端はまたダイオード１３３４の陰極にも接続さ
れ、その陽極は接地されている。駆動端１３３２は電流
源（図示せず）に選択的に結合され、これは図示のよう
に選択されたＸ導体に読出しまたは書込み方向に駆動電
流を発生する。各駆動導体の駆動端１３３２は更に電流
制限路を与える抵抗１６３６を通してＸ抵抗バス１３３
Ｂに接続され、このバスは更にトランジスタ１３４０を
通して選択的に接地される。

同様に、Ｘ導体１３４２は各アレイ１３２０〜１３２３
の一列のコアを誘導結合し、駆導端１３４４及び反対の
シンク端１３４６を有する。すべてのＸ導体のシンク端
は互いに結合され、陽極が接地されたダイオード１３４
８の陰極に接続されている。駆動端１３４４において、
各Ｘ導体１３４２は電流制限路を形成する抵抗１３５０
を通してＹ抵抗バス１３５２に接続されている。Ｙ抵抗
バス１３５２は更にトランジスタスイッチ１３５４を通
って接地されている。

各アレイ１３２０〜１３２３は更に、それぞれＳＡ３．
　ＳＡ３を通して２つの部分からなる読出し巻線ＳＡＯ
，ＳＡＯを受け、これはＹ駆動導体に平行な列にそって
対応するコアアレイを通過し、各列はそのアレイの中で
クロスオーバするこトナくそのアレイを完全に通過する
。各読出し巻線の方向はそのアレイの中のコアの方向及
び駆動導体の方向と一致するように選択され、単極性の
選択されたコア読出しスイッチング出力信号を発生する
。各読出し巻線のＳＡ端は更にトランジスタスイッチ１
３６０を通して正の電流源に接続され、これはそれぞれ
対応するアレイに禁止電流ＩＨＯ〜ＩＨ３を与える。ま
た、読出し巻線のＳＡ端はダイオード１３６２の両極に
接続され、その陰極は接地されている。

読出し巻線の２つの部分の接続された端部に禁止電流を
２回流して各部分を通して読出し増幅器端に通過させ々
ければならない従来の３線式３Ｄ禁止電流装置とは異々
す、読出し巻線１３２０〜１３２３の単極性装置では単
一の禁止電流をＳＡ端において読出し巻線に流し込み、
各選択されたコアにおいてＹ駆動電流と平行で反対の方
向にその中を通過させ、ダイオード１３６２を通してＳ
Ａ端でこの巻線から出るようにすることができる。従っ
て従来の３線式３Ｄメモリのダイオード電流のわずか半
分しか駆動システム１３１０では必要としない。

読み出す場合には、選択されたＸ導体の駆動端１３３２
でＸ駆動電流を発生し、これは４つのアレイをすべて通
過して反対の共通端１３３３に至る。ここで選択されな
い駆動導体に等しく分れ、逆方向すなわち書込み方向に
選択されないＸ導体の駆動端１３３２へ流れる。この点
から、分割されたＸ電流は抵抗１３３６を通って抵抗バ
ス１６３８に至り、ライトパートサイクル中導通してい
るトランジスタ１３４０を通って地気に至る。従って戻
シの書込み電流は反対極性の雑音を与えるので、前述の
ように選択されたＸ駆動導体にそってコアの中で駆動電
流によって発生する半選択雑音すなわちシャトル雑音を
実質的に相殺する。ライトパートサイクル中、スイッチ
１６４０は非導通状態にとど１す、反対方向の電流は地
気からダイオード１６３４を通って接続された共通端１
３３３に至シ、そこから選択された駆動導体を通ってそ
の駆動端１３３２に接続された電流源（図示せず）に至
る。その結果、ライトパートサイクル中、そうでなけれ
ばアレイの中において選択されないコアで読出し方向禁
止電流を重畳的に結合させてこれらのコアをスイッチン
グさせるおそれのある分割されない戻シ方向の電流、す
なわち読出し方向電流がない。

同様に、リードパートサイクル中は、選択されたＸ導体
に読出し電流が発生してアレイ１３２゜〜１３２３のす
べてを通って選択されたＹ駆動導体の共通端１３４６に
通過する。共通端１３４６がら、この電流は選択されな
いＹ駆動導体に等しく分れ、逆方向すなわち書込み方向
にその駆動端に向って流れる。駆動導体の駆動端１３４
２がらこの電流は抵抗１３５０を通ってＹ抵抗バス１３
５２に流れ、次にトランジスタスイッチ’１３５４を通
って地気に流れる。従って選択されないＹ駆動導体には
リードパートサイクル中比例した大きさの逆方向Ｙ電流
が誘起され、読出し巻線における雑音相殺を行い、反選
択Ｙ電流を受けるコアによってそれに誘起されたシャト
ル雑音を平衡させる。ライトパートサイクルにおいて、
ダイオード１３４８から選択されたＸ導体１６４２の端
部１６４６の共通端にその駆動端１３４４へ電流が流れ
、次に電流源（図示せず）に流れる。

従ってＸ導体の場合のように、Ｘ導体はライトパートサ
イクル中逆駆動電流を発生しない。との電流は禁止電流
と重畳的に結合され選択されないコアをスイッチングさ
せるおそれのあるものである。

当業者が本発明を実施できるようにするために本発明に
よるコアメモリ駆動システムのさ壕ざまな実施例を説明
したが、本発明はこれに限定されないことは明らかであ
る。従って特許請求の範囲の記載の範囲内のおけるどん
な修正、変形または均等置換なども本発明の範囲に含ま
れるものである。

本発明を要約すると、高い効率のコアメモリ駆動システ
ムは、選択されたＸ及びＸ導体に電流を流し、この電流
を同じＸまたはＹ次元で選択されない駆動線を通して分
割して戻す。駆動導体は駆動端でドライブスイッチ及び
シンクスイッチに結合されＸ導体は反対側の共通端で互
いに結合され、Ｘ導体は反対側の共通端で互いに結合さ
れている。各Ｘ導体の駆動端とＸ抵抗パス吉の間、及び
各Ｘ導体の駆動端とＹ抵抗バスとの間に抵抗によって電
流路が形成される。

シンクトランジスタ及びドライブトランジスタを含む一
対のスイッチングトランジスタが各導体の駆動端に結合
され、その中に駆動電流を発生する。この駆動電流は共
通端で選択されない導体に等しく分れ、選択されない導
体及び抵抗を通って抵抗バスに戻る。Ｘ及びＹ抵抗バス
は互いに接続されて単一の駆動電流を選択されたＸ導体
及び選択されたＸ導体を通して流すものである。戻りの
電流によってそれぞれ部分選択されたコアで発生する電
流が減少し、これによって電流マージンが改善される。

【図面の簡単な説明】

第１図は本発明による状態シーケンヌ装置及び選択動作
可能なコンブリメントライトデータストアを有するデー
タ処理装置を示す概略ブロック図、 第２図は第１図に示すデータストアを示すブロック図、 第３図は第１図に示すデータストアのコアアレイを示す
図、 第４図は第１図に示すデータストアの制御回路を示すブ
ロック図、 第５図は第１図に示すデータストアの選択的データイン
バータ回路を含む制御回路の一部を示す図、 第６図は第１図に示すデータストアのアドレスカウンタ
、ドライバ及びデコーダ回路を示すブロック図、 第７図は第１図に示すデータストアの読出し増幅器及び
磁気帰還回路を示すブロック図、第８図は第１図に示す
データストアのリセット及び電源障害検出回路を示す図
、 第９図は第１図に示すデータストアの選択的駆動電源回
路を示す図、 第１０図は第６図に示す駆動回路の回路図、第１１図は
第１図に示すデータストアのピーク検出器の動作を示す
２つの電圧波形を示すグラフ、 第１２図は本発明による駆動装置の別々実施例を示す図
、 第１３図は本発明による駆動装置のさらに別な実施例を
示す図である。 １２・・・データストア １１５・・・共通バス １１６・・・コアアレイ １３０・・・スクエアループ磁気データ蓄積コア１３２
・・・タイミングコア １４０・・・Ｘ駆動トランジスタ １４２・・・シンクトランジスタ １４４・・・電流分害１１抵抗 １４８．１７６・・・抵抗バス １５０　、１７８・・・共通バス １７０・・・Ｙ駆動トランジスタ １７２・・・シンクトランジスタ １７４・・・駆動抵抗 １９８・・・読出増幅器 ＸＯ〜Ｘ１５・・・Ｘドライブライン ｆＩ　−−７−− １・　；

Claims (1)

1. 【特許請求の範囲】 １　複数のＸ導体及び複数のＸ導体と、Ｘ駆動回路と、
   Ｘ駆動回路さを含み、前記複数のＸ及びＸ導体は磁気メ
   モリワイヤのアレイを誘導結れ 合してその中の選択さ７たコアの一致電流選択を行い、
   各Ｘ導体は駆動端及びそれぞれ他のＸ導体の共通端に結
   合された反対側の共通端を有し、各Ｘ導体は駆動端及び
   それぞれ他のＸ導体の共通端に接続された反対側の共通
   端を有し、前記Ｘ駆動回路はＸ導体の選択された一つに
   部分選択Ｘ駆動電流を発生するように結合され、それぞ
   れ選択されないＸ駆動導体の駆動端と第１のバスとの間
   にＸ駆動電流の比例した部分の反対方向に向う戻りの経
   路を与え、前記Ｘ駆動回路はＸ導体の選択された一つに
   部分選択Ｙ駆動電流を発生するように結合され、それぞ
   れ選択されないＹ駆動漕体の駆動端と第２のバスとの間
   にＹ駆動電流の比例した部分の反対方向に向う戻りの経
   路を与えるこさを特徴とするコアメモリ駆動装置。 ２、特許請求の範囲第１項記載の装置において、該装置
   は、第１及び第２のバスを相互に接続する導体を含み、
   前記Ｘ及びＸ駆動回路は一方が選択された導体の駆動端
   のソースきなり、他方が選択された導体の駆動端のシン
   クとなって選択されたＸ導体及び選択されたＸ導体の両
   方を通過する単一の電流を発生するように結合すること
   を特徴とするコアメモリ駆動装置。 ろ　特許請求の範囲第１項または第２項に記載のコアメ
   モリ駆動装置において、前記ＸまたはＸ駆動回路はそれ
   ぞれ一対のトランジスタを含み、該トランジスタはそれ
   ぞれＸ及びＸ駆動導体の端部に直接接続され、各対のト
   ランジスタは駆動トランジスタを含み、該駆動トランジ
   スタは、接続された導体を電圧源に選択的に接続する駆
   動トランジスタと、選択された導体を電圧源とは異々る
   電圧を有する電圧シンクに選択的に結合するシンクトラ
   ンジスタ七を含むことを特徴とするコアメモリ駆動装置
   。 ４　特許請求の範囲第２項または第３項に記載の装置に
   おいて、選択された一対のＸ及びＸ導体の駆動端とシン
   ク端との間における電圧の差は５ｖを起えないととを特
   徴さするコアメモリ駆動装置。 ５、　特許請求の範囲第３項記載の装置において、前記
   Ｘ導体の共通端は、Ｘ導体自体を通る経路以外のいずれ
   にも結合されず、前記Ｘ導体の共通端けＸ導体自体を通
   る経路以外のいずれにも結合されていないことを特徴と
   するコアメモリ駆動装置。 ６、　複数のＸ導体及び複数のＸ導体と、Ｘ駆動回路と
   、Ｘ駆動回路とを含み、前記複数のＸ及びＸ導体は磁気
   メモリコアのアレイを誘導結合してその中の選択された
   コアの一致電流選択を行い、各Ｘ導体は駆動端及び反対
   側の共通端を有し、すべてのＸ導体共通端は互いに結合
   され、前記Ｘ駆動回路はＸ導体の選択された一つに部分
   選択駆動電流を発生するように結合され、前記Ｘ駆動回
   路はＸ導体の選択された一つに部分選択Ｙ駆動電流を発
   生するように結合され、それぞれ選択されないＸ駆動導
   体の駆動端とバスとの間にＹ駆動電流の比例した部分の
   反対方向に向う戻りの経路を与えることを特徴上するコ
   アメモリ駆動装置。 ７　特許請求の範囲第６項記載の装置において、各戻り
   の経路は抵抗を含むと吉を特徴上するコアメモリ駆動装
   置。 ８、　直交するＸ及びＸ駆動導体によって誘導結合され
   それぞれ駆動端及び反対側の共通端を有し、Ｘ駆動導体
   の共通端は互いに電気的に接続され、Ｘ駆動導体の共通
   端は互いに電気的に結合されたメモリコアのアレイと、 該Ｘ駆動導体の駆動端にそれぞれ結合され、選択された
   Ｘ駆動導体を選択された極性の部分選択電流で駆動する
   Ｘ駆動回路上、 前記Ｘ駆動導体の駆動端のそれぞれに結合され、選択さ
   れたＸ駆動導体を選択された極性の部分選択電流で駆動
   するＹ＆：動回路と、戻りのＸ導体と、 戻りのＹ導体上、 それぞれその駆動端で戻りのＸ導体と異ったＸ駆動導体
   との間にそれぞれ結合された複数のＸ駆動線抵抗と、 それぞれその駆動端で戻りのＸ導体と異ったＸ駆動導体
   上の間にそれぞれ結合された複数のＹ駆動導体抵抗吉を
   含むことを特徴さするコアメモリ。 ９行及び列に配列された磁気メモリニアのアレイと、 それぞれ一つの行のすべてのコアを誘導結合し、それぞ
   れ駆動端及び反対側の共通端を有し、Ｘ導体の共通端が
   互いに結合されている複数のＸ導体と、 それぞれ一つの列のすべてのコアを誘導結合し、それぞ
   れ駆動端及び反対側の共通端を有し、Ｘ導体の共通端が
   互いに接続されている複数のＸ導体と、 中央の信号に応じてＸ導体の駆動端を地気がまたは電圧
   のいずれかに選択的に結合する複数のＸ駆動トランジス
   タスイッチと、 制御信号に応じてＸ導体の駆動端を地気かまたは電圧の
   いずれかに選択的に結合する複数のＸ駆動トランジスタ
   スイッチと、 Ｘ及びＸ駆動導体の共通端の間に接続され、電圧上地気
   との間に選択されたＸ導体及び選択されたＸ導体を通し
   て選択された方向に完全な直列の駆動電流路を与える導
   体と、 該駆動電流路にそって直列に接続されその中の電流を制
   御する電流源とを含むことを特徴とする直接駆動直列一
   致電流コアメモリスタック。 １０　　特許請求の範囲第９項記載のコアメモリスタッ
   クにおいて、前記電５流源は前記電圧と各Ｘ及びＹ駆動
   トランジスタ七の間に接続されていることを特徴上する
   コアメモリスタック。 １１　　行及び列に配列された複数の磁気メモリコアの
   アレイと、 それぞれ−行のコアを各アレイから誘導結合し、各Ｘ駆
   動導体が駆動端及び反対側の共通端を有し、該Ｘ駆動導
   体のすべての共通端が互いに接続されている複数のＸ駆
   動導体と、それぞれ−列のコアを各アレイから誘導結合
   し、各Ｘ駆動導体が駆動端及び反対側の共通端を有し、
   該Ｘ駆動導体のすべての共通端が互いに接続されている
   複数のＸ駆動導体と、Ｘ書込み駆動電流をＸ駆動導体の
   共通端に通過させ、Ｘ読出し駆動電流を阻止するように
   結合させて第１のダイオードと、 Ｘ書込み駆動電流を前記Ｘ駆動導体の共通端に通過させ
   、Ｘ読出し駆動電流を阻止するように結合された第２の
   ダイオードと、 第１及び第２の端部が読出し回路に接続され、各読出し
   巻線が異ったアレイに対応してその中のすべてのコアを
   誘導結合し、前記Ｘ導体と平行な方向で、かつＸ及びＹ
   駆動電流の方向並びにコアの方向と一致するように選択
   された方向に対応するアレイを通って伸び、選択された
   コア読出し出力スイッチング信号の単極性出力を発生す
   る複数の読出し巻線き、 複数の禁止駆動回路とを含み、各禁止駆動回路は異った
   読出し巻線に結合され、対応するアレイの中の選択され
   たコアのスイッチングを禁止する場合はライトパートサ
   イクル中鎖１の端部から第２の端部に伸びる単一の禁止
   電流をその中に発生することを特徴とするコアメモリ駆
   動装置。 １２　　各メモリパートサイクルにおいて各アレイの中
   で選択されたコアの一致電流選択を行うように配列され
   た複数のＸ導体、複数のＸ導体及び読出し導体によって
   各コアアレイが誘導結合された複数のコアアレイを有し
   、前記Ｘ及びＸ導体はライトパートサイクルではなくリ
   ードパートサイクルにおいて戻りの電流を相殺する雑音
   を発生するように結合され、前記読出し導体はリードパ
   ートサイクルにおいて選択されたコアの単極性コア読出
   しスイッチング信号出力を発生し、アレイの中の選択さ
   れたコアのスイッチングを禁止するライトパートサイク
   ルでは対応するアレイにおけるすべてのコアを誘導結合
   する単一の禁止電流を受けるように結合されているとき
   を特徴とする３線式６次元コアメモリ駆動装置。