JPS58199539A - マスタ−スライス方式の半導体集積回路装置 - Google Patents
マスタ−スライス方式の半導体集積回路装置Info
- Publication number
- JPS58199539A JPS58199539A JP57081439A JP8143982A JPS58199539A JP S58199539 A JPS58199539 A JP S58199539A JP 57081439 A JP57081439 A JP 57081439A JP 8143982 A JP8143982 A JP 8143982A JP S58199539 A JPS58199539 A JP S58199539A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit
- semiconductor integrated
- basic
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マスタースライス方式の半導体集積回路装
置に関する。
置に関する。
多品機、小量生産の半導体集積回路装置（いわゆるカス
タムＩＯ，ＬＳＩ）２低コストで形成する方法として、
マヌタースライス（ｍａｓｔｅｒ ｓｌｉ −ｃｅ）方
式か公知である。この方式は、トランジスター、ダイオ
ード、抵抗などの各素子からなる基本パターン？用意し
ておりて、これらの素子間を相互接続するアルミニウム
配？８ケ形成するマスクだけ？ｌｌ−タえることで、各
種の回路機能ケ持つ半導体集積回路装置１ｗ形成するも
のである。
タムＩＯ，ＬＳＩ）２低コストで形成する方法として、
マヌタースライス（ｍａｓｔｅｒ ｓｌｉ −ｃｅ）方
式か公知である。この方式は、トランジスター、ダイオ
ード、抵抗などの各素子からなる基本パターン？用意し
ておりて、これらの素子間を相互接続するアルミニウム
配？８ケ形成するマスクだけ？ｌｌ−タえることで、各
種の回路機能ケ持つ半導体集積回路装置１ｗ形成するも
のである。
上記基本パターンとして、論理ゲートが用意はｎでいる
マスタースライス方式の半導体集積回路装置におじで、
ＲＡＭ（ランダム・アクセスｅメモリ）機能ケ持たせる
場合、１つのメモリセルを形成する之めに、第１図に示
すように、５個ものゲート回路Ｇ１ないしＧｓ ｋ用す
ることになってしまう。ちなみに、６０００ゲート規模
の半導体集積回路装置では、ＩＫビットのＲＡＭ’ｉ形
成するために、全体の８７％ものゲート２用することに
なって、実雀的な集積度か悪いと−う欠点かある。
マスタースライス方式の半導体集積回路装置におじで、
ＲＡＭ（ランダム・アクセスｅメモリ）機能ケ持たせる
場合、１つのメモリセルを形成する之めに、第１図に示
すように、５個ものゲート回路Ｇ１ないしＧｓ ｋ用す
ることになってしまう。ちなみに、６０００ゲート規模
の半導体集積回路装置では、ＩＫビットのＲＡＭ’ｉ形
成するために、全体の８７％ものゲート２用することに
なって、実雀的な集積度か悪いと−う欠点かある。
この発明の目的に、基本セル（基本パターン）の有効利
用か図ら扛るマスタースライス方式の半導体集積回路装
置ｉｔｋ提供することにある。
用か図ら扛るマスタースライス方式の半導体集積回路装
置ｉｔｋ提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明會実施例とともに詳細に説明する。
第２図にに、この発明の一実施例のレイアウト図が示さ
れて込る。
れて込る。
同図において、記号１で示されているのは、マスタース
ライス方式の半導体集積回路装置である。
ライス方式の半導体集積回路装置である。
この半導体集積回路装置１には同図に点線で示されてｂ
るように、規則的に配列された基本セル２が形成さｎて
いる。この基本セル２に、その代表が拡大して示でれて
込るように、１つのゲート回路Ｇと配線領域とにより構
成さｎている。
るように、規則的に配列された基本セル２が形成さｎて
いる。この基本セル２に、その代表が拡大して示でれて
込るように、１つのゲート回路Ｇと配線領域とにより構
成さｎている。
そして、２つのゲート回路を構成する基本セル２．２′
の間メモリセル３か配置さｎて因る。
の間メモリセル３か配置さｎて因る。
上記２つの基本セル２．２′とメモリセル３とか１組と
なって、上記半導体集積回路装置ｌに繰シ返しパターン
として形成さｎている。
なって、上記半導体集積回路装置ｌに繰シ返しパターン
として形成さｎている。
上記基本セル２．２′のゲート回路＃：（、％に制限さ
ｎなりか、Ｆ）ＯＬ（エミッタ・カップルド・ロジック
）回路によって構成さｎてｂる。
ｎなりか、Ｆ）ＯＬ（エミッタ・カップルド・ロジック
）回路によって構成さｎてｂる。
また、メモリセル３に、特に制限さ扛な−か、第３図に
示すような回路構成とさｎて込る。
示すような回路構成とさｎて込る。
ベース、コレクタがそれぞれ共通化され、又はマルチエ
ミッタ構造のトランジスタＱｔ 、Ｑｍ’！＋”用す
てスタティック型フリップフロップが形成される。すな
わち、上記トランジスタＱ、１＋Ｑ２のベース、コレク
タ間か交差結線さｎている。そして、上記トランジスタ
Ｑ＋ 、Ｑ＊の一方のエミッタは共通化され、電流切
換回路としての差動トランジスタＱ３のコレクタに接続
さｎて粘る。また、他方のエミッタに、一対の書込デー
タ入力端子Ｄ１Ｄとさｎる。
ミッタ構造のトランジスタＱｔ 、Ｑｍ’！＋”用す
てスタティック型フリップフロップが形成される。すな
わち、上記トランジスタＱ、１＋Ｑ２のベース、コレク
タ間か交差結線さｎている。そして、上記トランジスタ
Ｑ＋ 、Ｑ＊の一方のエミッタは共通化され、電流切
換回路としての差動トランジスタＱ３のコレクタに接続
さｎて粘る。また、他方のエミッタに、一対の書込デー
タ入力端子Ｄ１Ｄとさｎる。
上記トランジスタＱＩ ＋ ＱＢのコレクタに、それぞ
れ負荷抵抗Ｒ１＋Ｒ２の一端に接続＃ｆ’している。こ
ｎらの抵抗Ｒ，，Ｒ３の他ｌａｄ、共通化さｎており、
抵抗Ｒ３ｒ介して正の電源電圧端子（０ボルト）に接続
されて−る。また、上記トランジスタＱ１．ＧＬ２のコ
レクタと上記電源電圧端子との間には、クランプ用ダイ
オードＤＩ 、Ｄ２か設けられてｂる。
れ負荷抵抗Ｒ１＋Ｒ２の一端に接続＃ｆ’している。こ
ｎらの抵抗Ｒ，，Ｒ３の他ｌａｄ、共通化さｎており、
抵抗Ｒ３ｒ介して正の電源電圧端子（０ボルト）に接続
されて−る。また、上記トランジスタＱ１．ＧＬ２のコ
レクタと上記電源電圧端子との間には、クランプ用ダイ
オードＤＩ 、Ｄ２か設けられてｂる。
上記トランジスタＱ３のベースには、基準電圧ＶＢＢが
印加ざｎｌこのトランジスタＱ１３と差動形態とさｎた
トランジスタＱ４のベースにハ、書込制御信号Ｗｗが印
加され、そのコレクタは上記抵抗Ｒ，，Ｒ，とＲ３との
接続点に接続されて因る。
印加ざｎｌこのトランジスタＱ１３と差動形態とさｎた
トランジスタＱ４のベースにハ、書込制御信号Ｗｗが印
加され、そのコレクタは上記抵抗Ｒ，，Ｒ，とＲ３との
接続点に接続されて因る。
そして、上記差動トランジスタＱ ｇ ＋ Ｑ ４の
共通エミッタと負の電源電圧端子−ｖｏとの間には定電
流源工０が設けられてしる。
共通エミッタと負の電源電圧端子−ｖｏとの間には定電
流源工０が設けられてしる。
一方、上記フリップフロップ出力信号、丁なわちトラン
ジスタＱ、１＋Ｑ、２のコレクタ電圧は、差動トランジ
スタＱＢ＋Ｑ４のベースにそｎぞれ伝えられて−る。こ
れらのトランジスタＱ６ ＊ ＱＢのコレクタには、
そｎぞれ負荷抵抗Ｒ，，Ｒ，が設けらｎている。そして
、トランジスタＱ６のコレクタ電圧上受けるエミッタフ
ォロワ出力トランジスタＱ７によって続出し出力信号り
。Ｕ、か形成きれる。上記読出しの選択を行なうために
、電流切換回路としての差動トランジスタＱ１１＋Ｑｇ
か設けられて−る。丁なわち、差動トランジスタＱ８の
コレクタは、上記差動トランジスタＱ４＋Ｑａの共通エ
ミッタに接続され、差動トランジスタＱ９のコレクタは
、上記トランジスタＱ？のベースに接続されている。ｔ
た、上記トランジスタＱａ 。
ジスタＱ、１＋Ｑ、２のコレクタ電圧は、差動トランジ
スタＱＢ＋Ｑ４のベースにそｎぞれ伝えられて−る。こ
れらのトランジスタＱ６ ＊ ＱＢのコレクタには、
そｎぞれ負荷抵抗Ｒ，，Ｒ，が設けらｎている。そして
、トランジスタＱ６のコレクタ電圧上受けるエミッタフ
ォロワ出力トランジスタＱ７によって続出し出力信号り
。Ｕ、か形成きれる。上記読出しの選択を行なうために
、電流切換回路としての差動トランジスタＱ１１＋Ｑｇ
か設けられて−る。丁なわち、差動トランジスタＱ８の
コレクタは、上記差動トランジスタＱ４＋Ｑａの共通エ
ミッタに接続され、差動トランジスタＱ９のコレクタは
、上記トランジスタＱ？のベースに接続されている。ｔ
た、上記トランジスタＱａ 。
Ｑ９の共通エミッタと負の電源電圧端子−ｖｏとの間に
は、定ＩＷ流源工ｏ′か設けられてｂる。
は、定ＩＷ流源工ｏ′か設けられてｂる。
そして、上記トランジスタＱ−のベースには、基準電圧
ｖＢＢか印加式れ、トランジスタＱ８のベースには、続
出制御信号ＷＢか印加されている。
ｖＢＢか印加式れ、トランジスタＱ８のベースには、続
出制御信号ＷＢか印加されている。
上記：メモリセルにより、メモリアレイｋｌｌｌｌａす
る場合には、制御端子Ｗｗ、ＷＲは、そｎぞれ横方向に
配置さｎたメモリセル間で共通化きれ、書込データ端子
ＤｘＮ、Ｄ工８．読出し端子り。ＵＴに、そｎぞれ縦方
向に配ｔａｇれたメモリセル間で共通化芒ｎるものでる
る。
る場合には、制御端子Ｗｗ、ＷＲは、そｎぞれ横方向に
配置さｎたメモリセル間で共通化きれ、書込データ端子
ＤｘＮ、Ｄ工８．読出し端子り。ＵＴに、そｎぞれ縦方
向に配ｔａｇれたメモリセル間で共通化芒ｎるものでる
る。
上記メモリセルの書込みは、次のようにして行なわれる
。畳込制御端子ＷＷか基準電圧■。よりハイレベルとさ
れ、トランジスタＱ４かオン、トランジスタＱ１かオフ
とさｎる。こｎにより、トランジスタＱｔ＋Ｑｘのベー
ス電位か上昇して、同電位になる。
。畳込制御端子ＷＷか基準電圧■。よりハイレベルとさ
れ、トランジスタＱ４かオン、トランジスタＱ１かオフ
とさｎる。こｎにより、トランジスタＱｔ＋Ｑｘのベー
ス電位か上昇して、同電位になる。
そして、畳込データに応じて、一方のデータ晦子に書込
［流が流されるので、この書込［流が流ｎるトランジス
タＱ、ｌ又ＨＱｚｉ！選択的にオンして、データ書込か
行なわれる。このとき、書込制御端子ＷＷがロウレベル
の非選択メモリセルに、トランジスタＱ３かオンしてお
り、オフしてｂるトランジスタのベース電位が低いので
、上記書込電流で反転することはなり０ また、上記書込制御端子か選択レベルとさｎ１デ一タ入
力端子ＤｘＭ、ＤＩＮか非選択のメモリセルは、この端
子Ｄ工Ｎ”ＩＮ”同電位とされるので、データ保持動作
を行なう。
［流が流されるので、この書込［流が流ｎるトランジス
タＱ、ｌ又ＨＱｚｉ！選択的にオンして、データ書込か
行なわれる。このとき、書込制御端子ＷＷがロウレベル
の非選択メモリセルに、トランジスタＱ３かオンしてお
り、オフしてｂるトランジスタのベース電位が低いので
、上記書込電流で反転することはなり０ また、上記書込制御端子か選択レベルとさｎ１デ一タ入
力端子ＤｘＭ、ＤＩＮか非選択のメモリセルは、この端
子Ｄ工Ｎ”ＩＮ”同電位とされるので、データ保持動作
を行なう。
一方、続出し動作は、縦方向に配列でれたメモリセルの
うち、続出制御端子Ｗ□か上記同様にハイレベルとさｎ
たメモリセルからのみ出力信号ＤｏＵＴか得られるので
、ゲート回路により縦方向の読出しラインのいずれかｔ
選ぶことによシ、１つのメモリセルからのデータを得る
ことができる。
うち、続出制御端子Ｗ□か上記同様にハイレベルとさｎ
たメモリセルからのみ出力信号ＤｏＵＴか得られるので
、ゲート回路により縦方向の読出しラインのいずれかｔ
選ぶことによシ、１つのメモリセルからのデータを得る
ことができる。
上記メモリセルが占める面積は、１０００ ｐｍ”程度
で構成できるから、ｌＫビットのメモリセルを用意する
ものとしても、全体でｌｊｋ占めるに丁ぎな込。したか
って、上記半導体集積回路のチップサイズ會６閣Ｘ６ｍ
＋程度丁れば、上記メモリセルの占有率かせｂぜ１３％
である。
で構成できるから、ｌＫビットのメモリセルを用意する
ものとしても、全体でｌｊｋ占めるに丁ぎな込。したか
って、上記半導体集積回路のチップサイズ會６閣Ｘ６ｍ
＋程度丁れば、上記メモリセルの占有率かせｂぜ１３％
である。
このことより、上記メモリセル組込の半導体集積回路装
置におりて、メモリセルｉ１つも用すなかったとしても
、その実質的集積度か悪くなることに灯ならない。
置におりて、メモリセルｉ１つも用すなかったとしても
、その実質的集積度か悪くなることに灯ならない。
一方、ＩＫビットのＲＡＭ１内蔵芒せる場合、ゲート回
路に、その周辺回路ｒ形成するだけでょ込から 例えば
６０００ゲートの半導体集積回路でに、その約３７％だ
けかＲＡＭｋｌｌｌｇするために用すられ、他のゲート
に他の回路機能のために用−ることかできる。
路に、その周辺回路ｒ形成するだけでょ込から 例えば
６０００ゲートの半導体集積回路でに、その約３７％だ
けかＲＡＭｋｌｌｌｇするために用すられ、他のゲート
に他の回路機能のために用−ることかできる。
また、メモリアレイ中に形成されたゲー・トも使用でき
るものである。
るものである。
したかって、この実施例の半導体集積回路でにその実質
的な集積度の同上、言い換えれば、基本中 セルの回路機能に対する使用効率を太幅に高めることが
できる。
的な集積度の同上、言い換えれば、基本中 セルの回路機能に対する使用効率を太幅に高めることが
できる。
この発明に、前記実施例に限定さＡｆｔ−。
メモリセルの具体的構成は、種々変形できるものである
。また、ゲート會構成する基本セルとメモリセルを構成
する基本セルとの配列ハ、種々の実施形態を採ることか
できるものである。
。また、ゲート會構成する基本セルとメモリセルを構成
する基本セルとの配列ハ、種々の実施形態を採ることか
できるものである。
さらに、ゲートを構成する基本セルの具体的回路構成は
、種々変形できるものである。
、種々変形できるものである。
第１図に、ゲート回路で構成はれたメモリセルの一例を
示す回路図、 第２図は、この発明の一実施例を示すレイアウト図、 第３図は、この発明の一実施例を示すメモリセルの回路
図である。 １・・・半導体集積回路装置、２．２’・・・ゲート基
本セル、３・・・メモリセル′。 第 １ 図 第 ２ 図
示す回路図、 第２図は、この発明の一実施例を示すレイアウト図、 第３図は、この発明の一実施例を示すメモリセルの回路
図である。 １・・・半導体集積回路装置、２．２’・・・ゲート基
本セル、３・・・メモリセル′。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、論理ゲート會構成する基本セルと、スタティック型
フリップフロップを含みメモリセルを構成する基本セル
とか一定の規則的に配列さｎてＡること１［徴とするマ
スタースライス方式の半導体集積回路装置。 ２、上記論理ゲートに構成する２つの基本セルの間に１
つのメモリセルを構成する基本セルか配置さｎているこ
とｋＷ徴とするマスタースライス方式の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081439A JPS58199539A (ja) | 1982-05-17 | 1982-05-17 | マスタ−スライス方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081439A JPS58199539A (ja) | 1982-05-17 | 1982-05-17 | マスタ−スライス方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199539A true JPS58199539A (ja) | 1983-11-19 |
Family
ID=13746423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081439A Pending JPS58199539A (ja) | 1982-05-17 | 1982-05-17 | マスタ−スライス方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667310A (en) * | 1983-12-14 | 1987-05-19 | Kabushiki Kaisha Toshiba | Large scale circuit device containing simultaneously accessible memory cells |
| US4675849A (en) * | 1982-07-26 | 1987-06-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
-
1982
- 1982-05-17 JP JP57081439A patent/JPS58199539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675849A (en) * | 1982-07-26 | 1987-06-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
| US4667310A (en) * | 1983-12-14 | 1987-05-19 | Kabushiki Kaisha Toshiba | Large scale circuit device containing simultaneously accessible memory cells |
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