JPS58200322A - 周辺装置のインタフエ−ス回路 - Google Patents
周辺装置のインタフエ−ス回路Info
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- JPS58200322A JPS58200322A JP57083492A JP8349282A JPS58200322A JP S58200322 A JPS58200322 A JP S58200322A JP 57083492 A JP57083492 A JP 57083492A JP 8349282 A JP8349282 A JP 8349282A JP S58200322 A JPS58200322 A JP S58200322A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は周辺装置とその．制御装置間における・ｆンタ
フェース信号回路に関し、特に両装置間における電源制
御シーケンスが存在しない場合の制御装置側電源投入・
切□断時の周辺装置への不確かなインタフェース信号送
出に対する周辺装置側保護回路に関する。
フェース信号回路に関し、特に両装置間における電源制
御シーケンスが存在しない場合の制御装置側電源投入・
切□断時の周辺装置への不確かなインタフェース信号送
出に対する周辺装置側保護回路に関する。
従来この種の制御装置と、周辺装置間のインタフェース
にお゛いては，特に□周辺装置がディスク装置などの外
部記憶装置である場合に制御装置の電源の投入・切鹸に
伴うインタフェース上への不確定制御情報の送出に伴な
う、周辺装置側の誤った誉込魯その他の障害゛廃生を防
ぐために、両装置の電源制御゛に対して二足のシーケン
スを与え、またはインタフェース信号線内にインタフェ
ースの開閉゛を意味する制御信号全付加するなどの方法
がと１１１１、１１ られていた。 ゛ 複数装置間に渡る電源シーケンスは突発的停電などの定
常昇動ｉに対して不十分であり、ま逅インタフェース上
への□制御信号送出はいずれにせよ当該装置の電源切断
に伴ない電圧が垂下すると゛回路動作として確定できず
、特に゛各信号回路が２線差動型信号送受信回路を用い
ている場合、電源電圧の低下に伴ない動作不確定となる
欠点があり、これｔ＊＊ Ｘ′うとするとＪ特殊で複雑
な回路−成′を両装置内において必要とし、しかも不十
分さが残っていた。
にお゛いては，特に□周辺装置がディスク装置などの外
部記憶装置である場合に制御装置の電源の投入・切鹸に
伴うインタフェース上への不確定制御情報の送出に伴な
う、周辺装置側の誤った誉込魯その他の障害゛廃生を防
ぐために、両装置の電源制御゛に対して二足のシーケン
スを与え、またはインタフェース信号線内にインタフェ
ースの開閉゛を意味する制御信号全付加するなどの方法
がと１１１１、１１ られていた。 ゛ 複数装置間に渡る電源シーケンスは突発的停電などの定
常昇動ｉに対して不十分であり、ま逅インタフェース上
への□制御信号送出はいずれにせよ当該装置の電源切断
に伴ない電圧が垂下すると゛回路動作として確定できず
、特に゛各信号回路が２線差動型信号送受信回路を用い
ている場合、電源電圧の低下に伴ない動作不確定となる
欠点があり、これｔ＊＊ Ｘ′うとするとＪ特殊で複雑
な回路−成′を両装置内において必要とし、しかも不十
分さが残っていた。
本発明は相互にインタフェース信号線を有する装置間に
おいて送信信号と共に当該装置の制御電圧レベル信号（
線）を相手装置に通知することにより、受信イ、ンタフ
ーース信竺の正常性確認を必要許るｉ置側が５各↑相手
側装置より送られて来 −た制御電圧レペ々を基準電圧
と比較し一定値以下であれば相手側装置の制御回路機能
が不確定であると判断し、送られてくるインタフェース
信号内容を無視することにより上記欠点を解決し、簡単
で確実なインタフェース制御操作を可能とした周辺装置
用インタフェース回路を提供するものである。
おいて送信信号と共に当該装置の制御電圧レベル信号（
線）を相手装置に通知することにより、受信イ、ンタフ
ーース信竺の正常性確認を必要許るｉ置側が５各↑相手
側装置より送られて来 −た制御電圧レペ々を基準電圧
と比較し一定値以下であれば相手側装置の制御回路機能
が不確定であると判断し、送られてくるインタフェース
信号内容を無視することにより上記欠点を解決し、簡単
で確実なインタフェース制御操作を可能とした周辺装置
用インタフェース回路を提供するものである。
本発明によればインタフェース信号線によシ接続された
二つ以上の装置間において互いに必要とする装置側へ自
己装置内制御用電源の制御電圧モニタ線を設け、必要と
する装置側において受信した電圧レベルを基準レベルと
比較し、相手側装置の動作正常性判断およびインク７工
−ス信号受信制御を実行せしめるようにした論理ゲート
構成を少なく共有する周辺装置のインタフェース回路が
得られる。
二つ以上の装置間において互いに必要とする装置側へ自
己装置内制御用電源の制御電圧モニタ線を設け、必要と
する装置側において受信した電圧レベルを基準レベルと
比較し、相手側装置の動作正常性判断およびインク７工
−ス信号受信制御を実行せしめるようにした論理ゲート
構成を少なく共有する周辺装置のインタフェース回路が
得られる。
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると、本発明の第一の実施例は周辺装置
１と、周辺装置を直接制御する制御装置２との間をそれ
ぞれ制御装置２から、周辺装置１へ信号が送信されるイ
ンタフェース信号バス３と制御電圧モニタ線５、逆に周
辺装置１から制御装置２へ信号が送信されるインタフェ
ース信号バス４から構成される。
１と、周辺装置を直接制御する制御装置２との間をそれ
ぞれ制御装置２から、周辺装置１へ信号が送信されるイ
ンタフェース信号バス３と制御電圧モニタ線５、逆に周
辺装置１から制御装置２へ信号が送信されるインタフェ
ース信号バス４から構成される。
周辺装置１は入力電源スィッチ１００を介して入力電源
に接続される電源回路１０１と、制御室、１ ′ 圧モニタ線５からの信号を受は波形整形するフィルタ回
路１０２と、前記フィルタ回路１０２からのモニタ信号
すと前記電源回路１０１からの基準レベルａ？入力とし
、弁別信−１ｊｃｉ出力する電圧比較回路１０３と、イ
ンタフェース信号バス３からの信号を受は内部信号バス
ｄに出力とする信号受信回路１．０４と、前記内部信号
バスｄからの信号を入力とし、インタフェース接続命令
信号ｅｆ出力するデコーダ回路ＩＱ５牛、前記インタフ
ェース接−命令信号ｅと弁別信号Ｃ？全入力してう、子
回路１０７のセット入力とする論理積ゲート−回路１０
６と、前記セット入力と弁別信号Ｃのインバー、夕信号
をリセット入力として受信信号イネイブルゲート信号ｆ
を出力するラッチ回路１０７と、前記ゲート信号ｆによ
っ、て内部信号バスｄ上のデータを確定信号バスｇ上に
出力する論理積ゲート部１０８と、前記信号バ、スｇ上
の制御指令およびデータに基づき当該装置動作を実行す
る主制御回路１０９と、前記動作結果によるステータス
又はデータを内部データバスｈにより入力し、インタフ
ェース信号バス４へ中力する信号送信回路１１０とから
構成される。
に接続される電源回路１０１と、制御室、１ ′ 圧モニタ線５からの信号を受は波形整形するフィルタ回
路１０２と、前記フィルタ回路１０２からのモニタ信号
すと前記電源回路１０１からの基準レベルａ？入力とし
、弁別信−１ｊｃｉ出力する電圧比較回路１０３と、イ
ンタフェース信号バス３からの信号を受は内部信号バス
ｄに出力とする信号受信回路１．０４と、前記内部信号
バスｄからの信号を入力とし、インタフェース接続命令
信号ｅｆ出力するデコーダ回路ＩＱ５牛、前記インタフ
ェース接−命令信号ｅと弁別信号Ｃ？全入力してう、子
回路１０７のセット入力とする論理積ゲート−回路１０
６と、前記セット入力と弁別信号Ｃのインバー、夕信号
をリセット入力として受信信号イネイブルゲート信号ｆ
を出力するラッチ回路１０７と、前記ゲート信号ｆによ
っ、て内部信号バスｄ上のデータを確定信号バスｇ上に
出力する論理積ゲート部１０８と、前記信号バ、スｇ上
の制御指令およびデータに基づき当該装置動作を実行す
る主制御回路１０９と、前記動作結果によるステータス
又はデータを内部データバスｈにより入力し、インタフ
ェース信号バス４へ中力する信号送信回路１１０とから
構成される。
制御装置２は入力電源スィッチ２００を介して ５−
入力電源に接続される電源回路２０１と、該電源回路２
０１からの制御電源ｒｆ大入力し波形整形の上制御電圧
モニタ線５上へレベル出方を行うフィルタ回路２０２と
、それぞれ前記制御電源ｒｆ回路駆動電源とする制御装
置２の主制御回路２０３と、その出力内部バスを全入力
としインタフニー５ス信号バス３へ出力する信号送信回
路２０４と、インタフェース信号バス４からの信号ｖを
入力とし主制御回路２０３へ内部バスＷにより出力する
信号受信回路２０５どから構成される。
０１からの制御電源ｒｆ大入力し波形整形の上制御電圧
モニタ線５上へレベル出方を行うフィルタ回路２０２と
、それぞれ前記制御電源ｒｆ回路駆動電源とする制御装
置２の主制御回路２０３と、その出力内部バスを全入力
としインタフニー５ス信号バス３へ出力する信号送信回
路２０４と、インタフェース信号バス４からの信号ｖを
入力とし主制御回路２０３へ内部バスＷにより出力する
信号受信回路２０５どから構成される。
次に第２図参照して第１図に示した一実施例の動作例を
説明すると、周辺装置１の電源投Δは制御装置２の電源
投入よりも早く、逆に切断が遅れている。周辺装置１の
電源メイ・ツチ１００が投入（ＯＮ）され電源回路１０
１がまず規定レベル＋■に達し動作可能となる。この時
点で制御装置２はまだ切断状態（２００＝ＯＦＦ）であ
シ、インタフェース信号バス３上の信号−は不定である
。従って第１図において論理積ゲート群１．０８が存在
しない場合、すなわち本発明が適用されていない場合、
６− 前記インタフェース信号バス３上の不定信号が内部バス
ｄおよびｇを通って主制御回路１０９に与えられ誤った
動作を起こす場合がある。
説明すると、周辺装置１の電源投Δは制御装置２の電源
投入よりも早く、逆に切断が遅れている。周辺装置１の
電源メイ・ツチ１００が投入（ＯＮ）され電源回路１０
１がまず規定レベル＋■に達し動作可能となる。この時
点で制御装置２はまだ切断状態（２００＝ＯＦＦ）であ
シ、インタフェース信号バス３上の信号−は不定である
。従って第１図において論理積ゲート群１．０８が存在
しない場合、すなわち本発明が適用されていない場合、
６− 前記インタフェース信号バス３上の不定信号が内部バス
ｄおよびｇを通って主制御回路１０９に与えられ誤った
動作を起こす場合がある。
本発明が適用されている第１図、第２図の場合、制御装
置２の電源回路２０１の出力電圧レベルはフィルタ回路
２０２によって波形整形及び短絡保護された径制御電圧
モニタ縁５上へ送出される。
置２の電源回路２０１の出力電圧レベルはフィルタ回路
２０２によって波形整形及び短絡保護された径制御電圧
モニタ縁５上へ送出される。
周辺装置２側では制御電圧モニタ線５上の電圧レベルＳ
をフィルタ回路１０２によってリップル処理を施し次に
電圧比較回路１０３において基準電圧ａと比較する。
をフィルタ回路１０２によってリップル処理を施し次に
電圧比較回路１０３において基準電圧ａと比較する。
制御装置２が電源投入され出力電圧レベルｒが立ち上る
と周辺装置ｌの比較レベル信号すとして検出され、基準
レベルａｆ超えると弁別信号Ｃが駆動されインタフェー
スイネイブルゲート用う。
と周辺装置ｌの比較レベル信号すとして検出され、基準
レベルａｆ超えると弁別信号Ｃが駆動されインタフェー
スイネイブルゲート用う。
子回路１０７のセット条件が成立する。制御装置 ゛
例２の論理制御回路２０３．お１よび信号送信回路２０
４が確定してインタフェースイネイブル命令信号がイン
タフェース信号バス３および受信回路１０４を介してデ
コーダ回路１０５に与えられるとセット指令信号ｅが論
理積ゲート回路１０６に与えられ次でラッチ回路１０７
ｅセツトする。インタフェースイネイブルのセット状態
はゲート信号ｆによって論理積ゲート群１０８に与えら
れ以後、インタフェース信号バス３の内容Ｕは内部バス
ｄおよびｇｔ”経て主制御回路１０９に与えられ、以後
制御装置２からのインタフェース信号バス３との指令に
基づき動作する。次に制御装置２の電源切断（２０，０
→０ＦＦ）が生じると投入時とは逆に市制御装置２の回
路動作用電源電圧ｒの低下は制御電圧モニタ線５を介し
て電圧比較回路１０３で検出され、基準レベルａｆ下ま
わると弁別信号Ｃがディスエイプルされ、インタフェー
スイネイブル用う、子回路１０７をリセットし、従って
論理積ゲート群１０８のゲート人力ｆは閉じられる。
例２の論理制御回路２０３．お１よび信号送信回路２０
４が確定してインタフェースイネイブル命令信号がイン
タフェース信号バス３および受信回路１０４を介してデ
コーダ回路１０５に与えられるとセット指令信号ｅが論
理積ゲート回路１０６に与えられ次でラッチ回路１０７
ｅセツトする。インタフェースイネイブルのセット状態
はゲート信号ｆによって論理積ゲート群１０８に与えら
れ以後、インタフェース信号バス３の内容Ｕは内部バス
ｄおよびｇｔ”経て主制御回路１０９に与えられ、以後
制御装置２からのインタフェース信号バス３との指令に
基づき動作する。次に制御装置２の電源切断（２０，０
→０ＦＦ）が生じると投入時とは逆に市制御装置２の回
路動作用電源電圧ｒの低下は制御電圧モニタ線５を介し
て電圧比較回路１０３で検出され、基準レベルａｆ下ま
わると弁別信号Ｃがディスエイプルされ、インタフェー
スイネイブル用う、子回路１０７をリセットし、従って
論理積ゲート群１０８のゲート人力ｆは閉じられる。
もし本機能が存在しない場合、すなわち本発明が適用さ
れない場合１．制御装置２の電源切断に伴うインタフェ
ース信有バス３上の不定信号が周辺装置１の主制御回路
１０９に与えられ誤った動作を行う場合がある。
れない場合１．制御装置２の電源切断に伴うインタフェ
ース信有バス３上の不定信号が周辺装置１の主制御回路
１０９に与えられ誤った動作を行う場合がある。
第３図は本発明を適用した周辺装置と制御装置間インタ
フェース信号構成の他の実施例を示すもので、第３図（
ａ）は第１図の実施例と同じもの、第３図（ｂ）は周辺
装置１から制御装置２への制御電圧モニタ線が追加され
たもの、第３図（Ｃ）は第３図（ｂ）の構成に加えて更
に上位制御装置７がある場合でこの場合各インタフェー
スチェ、りは対向する１−２間、２−３間で行われる例
を示している。
フェース信号構成の他の実施例を示すもので、第３図（
ａ）は第１図の実施例と同じもの、第３図（ｂ）は周辺
装置１から制御装置２への制御電圧モニタ線が追加され
たもの、第３図（Ｃ）は第３図（ｂ）の構成に加えて更
に上位制御装置７がある場合でこの場合各インタフェー
スチェ、りは対向する１−２間、２−３間で行われる例
を示している。
本発明は以上説明したように相手側装置の制御用電源電
圧をインタフェース線により取込み、電圧比較を行うこ
とによシ相手側装置からのインタフェース信号の確定状
態を弁別し、他の制御インタフェース信号の論理ゲート
制御を確実にする効果がある。
圧をインタフェース線により取込み、電圧比較を行うこ
とによシ相手側装置からのインタフェース信号の確定状
態を弁別し、他の制御インタフェース信号の論理ゲート
制御を確実にする効果がある。
第１図は本発明の第一の実施例をプロ、り図で示した回
路図、第２図は第１図に示した第一の実施例による本発
明の動作タイミングチャートラ示す図、第３図は本発明
の他の実施例を説明したプ９− プロ、り図である。 Ｉ・・・・・・周辺装置、２・・川・制御装置、３，４
・・・・・・インタフェース信号バス、５．６・・・・
・・制御電圧モニタ線、７・・印・他の制御装置、１０
０，２００・・・・・・入力電源スィッチ、１０１，２
０１・山・・電源回路、１０２，２０２・・・・・・フ
ィルタ回路、１０３１．。 ・・・電圧比較回路、１０４．２０５・・・・・・信号
受信回路、１０５・・・・・・デコーダ回路、１０６・
・川・論理積ゲート回路、１０７・・印・ラッチ回路、
１０８・・印・論理積ゲート群、１０９．２０３・・・
・・・主制御回路、１１０．２０４・・・・・・信号送
信回路。 代理人 弁理士 内 原 晋 −１〇− 事 ２ 回 （ａン 。 （６） 苧３図
路図、第２図は第１図に示した第一の実施例による本発
明の動作タイミングチャートラ示す図、第３図は本発明
の他の実施例を説明したプ９− プロ、り図である。 Ｉ・・・・・・周辺装置、２・・川・制御装置、３，４
・・・・・・インタフェース信号バス、５．６・・・・
・・制御電圧モニタ線、７・・印・他の制御装置、１０
０，２００・・・・・・入力電源スィッチ、１０１，２
０１・山・・電源回路、１０２，２０２・・・・・・フ
ィルタ回路、１０３１．。 ・・・電圧比較回路、１０４．２０５・・・・・・信号
受信回路、１０５・・・・・・デコーダ回路、１０６・
・川・論理積ゲート回路、１０７・・印・ラッチ回路、
１０８・・印・論理積ゲート群、１０９．２０３・・・
・・・主制御回路、１１０．２０４・・・・・・信号送
信回路。 代理人 弁理士 内 原 晋 −１〇− 事 ２ 回 （ａン 。 （６） 苧３図
Claims (1)
- 【特許請求の範囲】 複数のインタフェース信号線から構成される装置 ース回路において、当該装置のいずれか一方または両装
置の内．部制御回路動作用電源電圧しベル金、少なく共
短絡保謹手段を介して相手側装置へ送出する制御電圧モ
ニタ線を付加し、これを受信する装置内に前記制御電圧
モニタ線上の電圧比較回路手段とその出力信号によシ相
手先装置からの他のインタフェース送信信号を弁別する
手段とを有することを特徴とする周辺装置のインタフェ
ース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083492A JPS58200322A (ja) | 1982-05-18 | 1982-05-18 | 周辺装置のインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083492A JPS58200322A (ja) | 1982-05-18 | 1982-05-18 | 周辺装置のインタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200322A true JPS58200322A (ja) | 1983-11-21 |
Family
ID=13803972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083492A Pending JPS58200322A (ja) | 1982-05-18 | 1982-05-18 | 周辺装置のインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200322A (ja) |
-
1982
- 1982-05-18 JP JP57083492A patent/JPS58200322A/ja active Pending
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