JPS58201375A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS58201375A JPS58201375A JP57085961A JP8596182A JPS58201375A JP S58201375 A JPS58201375 A JP S58201375A JP 57085961 A JP57085961 A JP 57085961A JP 8596182 A JP8596182 A JP 8596182A JP S58201375 A JPS58201375 A JP S58201375A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- source
- electrodes
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/873—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having multiple gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、超高速論理回路に用いるショット午−パリア
ゲート型′１界効果トランジス、５（ＭＥ ８ Ｗ −
ＥＴ）に関し、特に関連の論理動作を可能とする多数の
ゲート電極を持つ多ゲー）Ｍｇ８ＦＥＴに関する。
ゲート型′１界効果トランジス、５（ＭＥ ８ Ｗ −
ＥＴ）に関し、特に関連の論理動作を可能とする多数の
ゲート電極を持つ多ゲー）Ｍｇ８ＦＥＴに関する。
ショットキーバリアゲート型電界効果トランジスタ（Ｍ
ｇ８ＦＥＴ）に４５いて、特に（ｊａＡｓを動作層とす
るＧａＡｓＭ１８ＦＥＴは、従来の８１を用いたバイポ
ーラトランジスタの性能限界を上回るものであり、今後
の超高速デジタル信号処理用の素子として注１されてい
る。
ｇ８ＦＥＴ）に４５いて、特に（ｊａＡｓを動作層とす
るＧａＡｓＭ１８ＦＥＴは、従来の８１を用いたバイポ
ーラトランジスタの性能限界を上回るものであり、今後
の超高速デジタル信号処理用の素子として注１されてい
る。
ＧａＡｓ Ｍｇ８ＦＥＴ の論理回路における基本的な
ＮＡＮＤ回路では、第１図に示すように多数のゲート電
極を持った多ゲー）ＭｇＳＦＥＴが用いられる。
ＮＡＮＤ回路では、第１図に示すように多数のゲート電
極を持った多ゲー）ＭｇＳＦＥＴが用いられる。
第１図は２人力ＮＡＮＤ回路であり、２つの入力４子（
ゲート電極）ｌ、２をもつ双ゲートｐｇ’ｒ ３ と
負荷４により構成され、端子５から出力を取出す。
ゲート電極）ｌ、２をもつ双ゲートｐｇ’ｒ ３ と
負荷４により構成され、端子５から出力を取出す。
負荷２はデプレッション型（ノーマリオン型）ＦｇＴ
のゲート電極をソース電極に接続した定電流特性の負荷
であるが、簡単なものとしては通常の定抵抗であっても
よい。
のゲート電極をソース電極に接続した定電流特性の負荷
であるが、簡単なものとしては通常の定抵抗であっても
よい。
因において、双ゲートＦｇ’ｌ’ ３ がエンハンス
メントＩＩ（ノーマリオフ型）であれば、出力端子５は
次段のゲート入力に直結することができる。一方、デプ
レッン、ンｍ（ノーマリオン型）での場合には、ＰＥＴ
の出力電位を入力電位に合せるために、第２図のように
電位を下げるレベルシフト回路が必要である。この回路
の伝達遅延時間ｔｐｄは、スゲ−） ＦＦＩ：Ｔの相互
コンダクタンスをｇｌｌｌとし、次段の入力各音と配縁
容量からなる容量性負荷６をＣＪ！とすると、粗い近似
として、ｔ ｔｐｄニー ・・・・・・・・・・・・（１）− と表わすことができる。
メントＩＩ（ノーマリオフ型）であれば、出力端子５は
次段のゲート入力に直結することができる。一方、デプ
レッン、ンｍ（ノーマリオン型）での場合には、ＰＥＴ
の出力電位を入力電位に合せるために、第２図のように
電位を下げるレベルシフト回路が必要である。この回路
の伝達遅延時間ｔｐｄは、スゲ−） ＦＦＩ：Ｔの相互
コンダクタンスをｇｌｌｌとし、次段の入力各音と配縁
容量からなる容量性負荷６をＣＪ！とすると、粗い近似
として、ｔ ｔｐｄニー ・・・・・・・・・・・・（１）− と表わすことができる。
ここで、第１図に示すＮＡＮＤ回路に用いられた従来の
スゲ−１−ＭＥＳＦＥＴについて、その問題点を明らか
ζこする。
スゲ−１−ＭＥＳＦＥＴについて、その問題点を明らか
ζこする。
従来の双ゲートＦＥＴの構造は、基本的には第３図（ａ
） 、 （ｂ）に示すように半絶縁性ＧａＡｓ基板の表
面にｎ形動外層領穢１０があり、この上に同じ長さ“を
もった２本の線状のショットキーゲー）１１１１Ｌ極１
１゜１２と、これをはさむようにソースおよびドレイン
のオーミック性電極１３，１４が形成されていた。また
、第４図（ａ） 、 （ｂ）に示すように島状のオーミ
ック性電極１５をケート電極１１ 、１２の間に入れて
、２つの単ケートＦＥＴ を直列に結んだような型もあ
った。
） 、 （ｂ）に示すように半絶縁性ＧａＡｓ基板の表
面にｎ形動外層領穢１０があり、この上に同じ長さ“を
もった２本の線状のショットキーゲー）１１１１Ｌ極１
１゜１２と、これをはさむようにソースおよびドレイン
のオーミック性電極１３，１４が形成されていた。また
、第４図（ａ） 、 （ｂ）に示すように島状のオーミ
ック性電極１５をケート電極１１ 、１２の間に入れて
、２つの単ケートＦＥＴ を直列に結んだような型もあ
った。
ところで、ＦＥＴ ではゲートとソース間にソース直列
抵抗ｒｓがある場合にはＰＩ（Ｔ素子全体としての見か
けの相互コンダクタンスｇｍ′は、真の相互コンダクタ
ンスをｇｌとすると、 となり、ＦｇＴ 全体としての相互コンダクタンスｇｍ
′は真の相互コンダクタンスｇｓｎ’より小さくなる。
抵抗ｒｓがある場合にはＰＩ（Ｔ素子全体としての見か
けの相互コンダクタンスｇｍ′は、真の相互コンダクタ
ンスをｇｌとすると、 となり、ＦｇＴ 全体としての相互コンダクタンスｇｍ
′は真の相互コンダクタンスｇｓｎ’より小さくなる。
ＧａＡｓ ＭＥ８ＦＥＴ におけるソース直列抵抗ｒ
ｓは、ゲート電極とソース電極間の動作層抵抗と、ソー
ス電極とＧａＡｓ動作層とのコンタクト抵抗とによる。
ｓは、ゲート電極とソース電極間の動作層抵抗と、ソー
ス電極とＧａＡｓ動作層とのコンタクト抵抗とによる。
第３、第４図の双ゲートＦＥＴにおいては、ソースに近
い第１ゲートのソース直列抵抗は単ゲートＦＥＴとほば
則じく小さいが、第２ゲートについては第１ゲートの下
から第２ゲートまでの動作層の抵抗外が加わるために、
ソース直列抵抗は大きくなり、相互コンダクタンスｇｌ
ｎｔは小さくなる。
い第１ゲートのソース直列抵抗は単ゲートＦＥＴとほば
則じく小さいが、第２ゲートについては第１ゲートの下
から第２ゲートまでの動作層の抵抗外が加わるために、
ソース直列抵抗は大きくなり、相互コンダクタンスｇｌ
ｎｔは小さくなる。
従って（１）式より、第１ゲートに対するｔｐｄと第２
ゲートに対するｔｐｄに差が生じ、論理動作（ＮＡＮＤ
動作）が不安定になることがあった。
ゲートに対するｔｐｄに差が生じ、論理動作（ＮＡＮＤ
動作）が不安定になることがあった。
本発明は、従来の多ゲートＦＩＴにおける上記のような
欠点にかんがみてなされたものであり、ゲート電極の位
置による伝達遅延時間の差を小さくするために、ゲー）
１極によるソース直列抵抗ｒａ の差を各ゲート電極の
ゲート幅Ｗｇを変えることにより補償し、各ゲート電極
の見かけの相互コンダクタンスｇｍ′を同じにしようと
いうものである。
欠点にかんがみてなされたものであり、ゲート電極の位
置による伝達遅延時間の差を小さくするために、ゲー）
１極によるソース直列抵抗ｒａ の差を各ゲート電極の
ゲート幅Ｗｇを変えることにより補償し、各ゲート電極
の見かけの相互コンダクタンスｇｍ′を同じにしようと
いうものである。
次に本発明による多ゲートＦＥＴを実施例として双ゲー
トＦＢ’ｌ”を用いて説明する。
トＦＢ’ｌ”を用いて説明する。
第４図は本発明のスゲ−）ＭＥＳＦＥＴを示す。これは
、半絶縁性ＧａＡｓ基板に例えばＳｉをイＡン注入する
ことにより、キャリア濃度２．０ ＸＩＯ”６１＋１
’、厚さ１０００！ のｎ形動作層領域１０を図示のご
とくその幅がソース電極１２側からドレイン電極１３＠
に向って広がった台形状に形成し、これの上底部にＡｕ
（）ｅＮ ｉよりなるソース電極１３と下底部にドレ
イン電極１４を設け、この間に並行に２本の線状なＡ１
シｍットキーゲート電極として第１ゲート電極１１およ
び第２ゲート電極１２を設けたものである。ここで、ゲ
ート幅とは動作層領域上に接しているゲート電極の線長
であり、動作層領域が台形状のために第２ゲート電極１
２のほうが第１ゲート４極１１よりも長くなっている。
、半絶縁性ＧａＡｓ基板に例えばＳｉをイＡン注入する
ことにより、キャリア濃度２．０ ＸＩＯ”６１＋１
’、厚さ１０００！ のｎ形動作層領域１０を図示のご
とくその幅がソース電極１２側からドレイン電極１３＠
に向って広がった台形状に形成し、これの上底部にＡｕ
（）ｅＮ ｉよりなるソース電極１３と下底部にドレ
イン電極１４を設け、この間に並行に２本の線状なＡ１
シｍットキーゲート電極として第１ゲート電極１１およ
び第２ゲート電極１２を設けたものである。ここで、ゲ
ート幅とは動作層領域上に接しているゲート電極の線長
であり、動作層領域が台形状のために第２ゲート電極１
２のほうが第１ゲート４極１１よりも長くなっている。
また、９５図に示すように、渠１ヶ−１−１１と第２ゲ
ート１２の間に島状のオーミック性１極１５を入れて、
あたかもゲート幅が異なる２−〕のｋＥＴが直列になっ
たものでもよい。ここで、１！！Ｉ状のオーミック性−
極１５は、ＡｕＧｅＮｉなどの金属に限ったことはなく
１．動作層が厚いものやキャリア濃度を嵩（シたもので
あってもよい。
ート１２の間に島状のオーミック性１極１５を入れて、
あたかもゲート幅が異なる２−〕のｋＥＴが直列になっ
たものでもよい。ここで、１！！Ｉ状のオーミック性−
極１５は、ＡｕＧｅＮｉなどの金属に限ったことはなく
１．動作層が厚いものやキャリア濃度を嵩（シたもので
あってもよい。
ｆｓ４図、第５図のどと（第１ゲート、第２ケートのゲ
ート幅が異なる双ゲートＦｂｉ”において、第２ゲート
の相互コンダクタンスを補正するために、第２ゲートの
ゲート幅を例えば３０μｍから４０μｍｌｃ約３０チ増
大させることにより、第１ゲートのｇｌは１．８ｍＳ、
第２ゲートのｇｍ ＠は１．７５ｍ５とほぼ尋しくなっ
た。すなわち、両デートのゲート幅比は１：１．３程度
が適当であった。
ート幅が異なる双ゲートＦｂｉ”において、第２ゲート
の相互コンダクタンスを補正するために、第２ゲートの
ゲート幅を例えば３０μｍから４０μｍｌｃ約３０チ増
大させることにより、第１ゲートのｇｌは１．８ｍＳ、
第２ゲートのｇｍ ＠は１．７５ｍ５とほぼ尋しくなっ
た。すなわち、両デートのゲート幅比は１：１．３程度
が適当であった。
また、第２図のＮＡＮＤ回路６個を用いたエツジトリガ
型％周波数分周期回路を試作したところ、従来の第４ｍ
のようなゲート幅が同じ双ゲートＰＥＴ を用いた場合
、取高動作周波数は２．８ ＧＨｚであったが、本発明
の第６図のようなゲート幅比が１ ： １．３のもので
は、最高動作周波数は３．９αＩｚで約４０％高くなり
、分周波形の過渡特性もよくなった。このよう（こ、多
ゲートＦ肝（スゲ−１−ＮＥＴ）においてソース電極か
ら遠くのゲート幅を大きくして各ゲート電極の相互コン
ダクタンスを等しくするこ止により、最高動作周波数は
＾（、動作も安定することからも本発明の効果は明らか
である。
型％周波数分周期回路を試作したところ、従来の第４ｍ
のようなゲート幅が同じ双ゲートＰＥＴ を用いた場合
、取高動作周波数は２．８ ＧＨｚであったが、本発明
の第６図のようなゲート幅比が１ ： １．３のもので
は、最高動作周波数は３．９αＩｚで約４０％高くなり
、分周波形の過渡特性もよくなった。このよう（こ、多
ゲートＦ肝（スゲ−１−ＮＥＴ）においてソース電極か
ら遠くのゲート幅を大きくして各ゲート電極の相互コン
ダクタンスを等しくするこ止により、最高動作周波数は
＾（、動作も安定することからも本発明の効果は明らか
である。
第１図はスゲ−１−ＦＥＴを用いた基本的なＮＡ−ＮＤ
回路、第、２図はレベルシフト回路を備えたＮＡＮＤＭ
路、第３図と第４図は従来の双ゲートＦＥＴ 、第５図
と槁６図は本発明の一実施例を示−リー双ゲー１−Ｆｇ
Ｔである。１０は動作層領域、ｌｌは第１ケート電極、
区は縞２ゲート電極、１３はソースｌｌｌ極、１４はド
レイン電極、１５は島状のオーミック性１ｔｉｉである
。 キ１ 図 字２ 図 （ａ） （α）（ｂ）
（ｂ）亨 ５ 図
回路、第、２図はレベルシフト回路を備えたＮＡＮＤＭ
路、第３図と第４図は従来の双ゲートＦＥＴ 、第５図
と槁６図は本発明の一実施例を示−リー双ゲー１−Ｆｇ
Ｔである。１０は動作層領域、ｌｌは第１ケート電極、
区は縞２ゲート電極、１３はソースｌｌｌ極、１４はド
レイン電極、１５は島状のオーミック性１ｔｉｉである
。 キ１ 図 字２ 図 （ａ） （α）（ｂ）
（ｂ）亨 ５ 図
Claims (1)
- １、 ソース電極とドレイン電極の間に２個以上のゲー
ト電極を備え、かつ該ゲート電極のゲート幅がソース電
極からドレイン電極に近いほど広く設定されていること
を特徴とするショットキーバリアゲート型電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085961A JPS58201375A (ja) | 1982-05-20 | 1982-05-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085961A JPS58201375A (ja) | 1982-05-20 | 1982-05-20 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201375A true JPS58201375A (ja) | 1983-11-24 |
Family
ID=13873333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085961A Pending JPS58201375A (ja) | 1982-05-20 | 1982-05-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201375A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263249A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
| US4962410A (en) * | 1989-08-04 | 1990-10-09 | Arizona Board Of Regents | QUADFET-A novel field effect transistor |
| EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| GB2444159A (en) * | 2006-11-22 | 2008-05-28 | Filtronic Compound Semiconduct | Multigate Schottky diode |
| DE112005000358B4 (de) * | 2004-02-12 | 2020-11-05 | Infineon Technologies Americas Corp. | Bidirektionaler III-Nitrid-Schalter |
-
1982
- 1982-05-20 JP JP57085961A patent/JPS58201375A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263249A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
| US4962410A (en) * | 1989-08-04 | 1990-10-09 | Arizona Board Of Regents | QUADFET-A novel field effect transistor |
| EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
| US5389807A (en) * | 1992-09-03 | 1995-02-14 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
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| GB2444159A (en) * | 2006-11-22 | 2008-05-28 | Filtronic Compound Semiconduct | Multigate Schottky diode |
| US7851830B2 (en) | 2006-11-22 | 2010-12-14 | Rfmd (Uk) Limited | Multigate Schottky diode |
| GB2444159B (en) * | 2006-11-22 | 2011-04-20 | Filtronic Compound Semiconductors Ltd | A multigate schottky diode |
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