JPS582030A - 半導体結晶の加工方法 - Google Patents
半導体結晶の加工方法Info
- Publication number
- JPS582030A JPS582030A JP56100809A JP10080981A JPS582030A JP S582030 A JPS582030 A JP S582030A JP 56100809 A JP56100809 A JP 56100809A JP 10080981 A JP10080981 A JP 10080981A JP S582030 A JPS582030 A JP S582030A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- shape
- plane
- mask
- semiconductor crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/64—Wet etching of semiconductor materials
- H10P50/642—Chemical etching
- H10P50/646—Chemical etching of Group III-V materials
- H10P50/648—Anisotropic liquid etching
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、半導体結晶を選択的にエツチングし、エツチ
ング断面形状を制御する半導体結晶の加工方法に関する
。
ング断面形状を制御する半導体結晶の加工方法に関する
。
ＧａＡｓ等■−■化合物半導体は％電子移動度が大きく
、マイクロ波帯デバイスとして、良好な特性が＊現され
ている。例えば（ｊａＡｓ電昇幼果トランジスタを例に
とれば、Ｘｆ以上で動作するものまで実用化されており
、Ｓｉトランジスタを駆遂して広く使わｎるようｌζな
りている。ＧａＡｓ ＦＷＴにおいて近年採用されてい
る教書された構造は、第１図に示すいわゆるり喫、ス構
造であり、ソースおよびドレイン領域の能動層ｒ２の厚
さを厚くし、ソース抵抗の低減およ・びドレイン針圧の
向上をはかっている。ここで１１は高抵抗基板、１３は
ゲートシ、瀦ットキ電極、１４はソース電極、１５はド
レイン電極である。かかる斜面を有する構造を形成する
簡単な方法は、リセス領域を開口するマスク曾備けて、
面異方性エツチングを行うことで１ ある。例えば、（１００≧１のウェハーを使用した場合
、第１図の紙面（垂直な方向にウェハー結晶の（０１１
）方向を選び、（１１１）Ａ面のエツチング速度の遅い
面異り性エツチング部でもって選択エツチングを行えば
、刀す）る斜面を有する構造が実現できる０しかしなが
ら、１ｌＩｊ異方性エツチング液を用いて、マスク開口
部を選択エツチングする場合には、＃！２図（ａ） 、
（ｂ）に示すように、エツチング部さが増すにつれて
逆台形の底部の寸法が減少し、さらにはエツチング部の
形状が逆三角形状と結５ここで２１は半４体結晶、２２
はエツチングマスクである。このことは、ゲートが形成
さｎるべきエツチング底部の寸法が、マスク寸法から大
きく狭まることになり、素子設計上不都合をきたす。ま
たざらには、ゲー トが斜面上にも被着することになり
、通常の平坦な底部にゲートが形成されたＰＥＴｉ（−
較べて動特性が変化してしまい、例えば、ドレイン−ゲ
ート帰還容量が大きく増加する不都合をきたすことにな
る。
、マイクロ波帯デバイスとして、良好な特性が＊現され
ている。例えば（ｊａＡｓ電昇幼果トランジスタを例に
とれば、Ｘｆ以上で動作するものまで実用化されており
、Ｓｉトランジスタを駆遂して広く使わｎるようｌζな
りている。ＧａＡｓ ＦＷＴにおいて近年採用されてい
る教書された構造は、第１図に示すいわゆるり喫、ス構
造であり、ソースおよびドレイン領域の能動層ｒ２の厚
さを厚くし、ソース抵抗の低減およ・びドレイン針圧の
向上をはかっている。ここで１１は高抵抗基板、１３は
ゲートシ、瀦ットキ電極、１４はソース電極、１５はド
レイン電極である。かかる斜面を有する構造を形成する
簡単な方法は、リセス領域を開口するマスク曾備けて、
面異方性エツチングを行うことで１ ある。例えば、（１００≧１のウェハーを使用した場合
、第１図の紙面（垂直な方向にウェハー結晶の（０１１
）方向を選び、（１１１）Ａ面のエツチング速度の遅い
面異り性エツチング部でもって選択エツチングを行えば
、刀す）る斜面を有する構造が実現できる０しかしなが
ら、１ｌＩｊ異方性エツチング液を用いて、マスク開口
部を選択エツチングする場合には、＃！２図（ａ） 、
（ｂ）に示すように、エツチング部さが増すにつれて
逆台形の底部の寸法が減少し、さらにはエツチング部の
形状が逆三角形状と結５ここで２１は半４体結晶、２２
はエツチングマスクである。このことは、ゲートが形成
さｎるべきエツチング底部の寸法が、マスク寸法から大
きく狭まることになり、素子設計上不都合をきたす。ま
たざらには、ゲー トが斜面上にも被着することになり
、通常の平坦な底部にゲートが形成されたＰＥＴｉ（−
較べて動特性が変化してしまい、例えば、ドレイン−ゲ
ート帰還容量が大きく増加する不都合をきたすことにな
る。
不発明は、ｄ７ｉ異方性エツチング液を用いて選択性エ
ツチングを行う場合の、以上述べた欠点を解消する半導
体結晶のＩＪＤ工方法を提供するものである。
ツチングを行う場合の、以上述べた欠点を解消する半導
体結晶のＩＪＤ工方法を提供するものである。
本発明は、半導体結晶上に開口部を有するマスクを用い
るｉ４択エツチングにおいて、面方位によらない等方向
なエツチングと、面異方性のエツチングとを組合せてエ
ツチング−面形状を制御することを特徴とする。
るｉ４択エツチングにおいて、面方位によらない等方向
なエツチングと、面異方性のエツチングとを組合せてエ
ツチング−面形状を制御することを特徴とする。
本発明の方法によれば、嬉２図に示したような寸法減少
をほとんどきたすことなく選択エツチングが行える。そ
れのみならず、他の柚々の断面形状を有する構造を形成
できる。
をほとんどきたすことなく選択エツチングが行える。そ
れのみならず、他の柚々の断面形状を有する構造を形成
できる。
以下、図面に従って本発明の具体的実施例について説−
し、本発明の効果について詳述する。第１の実施例では
第３図に示すよっに、まず等方向なエツチングを行った
後、面異方性エツチングを行う。まず、（１００）面の
ＧａＡｓウェ／’３１上に０．３Ａｍの厚さにＳ ｉＱ
ｚ膜３膜管２着し％１．４．ａｍの一口３３を形成する
。この時紙面に垂直に結晶の＜０１１）方向が選ばれて
いる。次にＣＣｌ４ガスを用いてプラズマエツチングを
行うと、 ＧａＡｓは等方向にエツチングされ、０．４
μｍ ｏ） 總さまでエツチングを行うと形状は３−４
の点−のようになる０次にＮａＯＨ，Ｈ２Ｏ２、Ｈ２Ｏ
”’Ｑ 成ル（１１１） Ａ ｄｉ’（７） エツチン
グ速度の遅い面異方性エツチング液でさらに深さ方向に
０゜４μｍエツチングを行うと形状は３５の一点鎖線の
ようになり、底部の寸法はほぼ５ｉｆｔのマスクの寸法
が保たれ、かっＭＩ＋面をＭするエツチング形状が形成
できる。底部の平坦な部分の寸法は、面異方性エツチン
グのみで０．８μｍＵ）Ｒさ談でエツチングしたときの
値、約０．７μｍに較べて、本発明の方法では約１．２
μｍとなり、マスク寸法からのずれが大きく改善できた
。なお、本夾施例において、等方向なエツチング量の割
合をさらに増加すればマスク寸法からのずれはさらに小
さくなる。
し、本発明の効果について詳述する。第１の実施例では
第３図に示すよっに、まず等方向なエツチングを行った
後、面異方性エツチングを行う。まず、（１００）面の
ＧａＡｓウェ／’３１上に０．３Ａｍの厚さにＳ ｉＱ
ｚ膜３膜管２着し％１．４．ａｍの一口３３を形成する
。この時紙面に垂直に結晶の＜０１１）方向が選ばれて
いる。次にＣＣｌ４ガスを用いてプラズマエツチングを
行うと、 ＧａＡｓは等方向にエツチングされ、０．４
μｍ ｏ） 總さまでエツチングを行うと形状は３−４
の点−のようになる０次にＮａＯＨ，Ｈ２Ｏ２、Ｈ２Ｏ
”’Ｑ 成ル（１１１） Ａ ｄｉ’（７） エツチン
グ速度の遅い面異方性エツチング液でさらに深さ方向に
０゜４μｍエツチングを行うと形状は３５の一点鎖線の
ようになり、底部の寸法はほぼ５ｉｆｔのマスクの寸法
が保たれ、かっＭＩ＋面をＭするエツチング形状が形成
できる。底部の平坦な部分の寸法は、面異方性エツチン
グのみで０．８μｍＵ）Ｒさ談でエツチングしたときの
値、約０．７μｍに較べて、本発明の方法では約１．２
μｍとなり、マスク寸法からのずれが大きく改善できた
。なお、本夾施例において、等方向なエツチング量の割
合をさらに増加すればマスク寸法からのずれはさらに小
さくなる。
第２の実施例では、′＠１の実施例とは逆に、まず面異
方性のエツチングを行い、続いて等方向なエツチングを
行う。ここでマスク、結晶方位、エツチング黛等は＃ｇ
ｌの実施例と同じである。ます面異方性エツチングを行
うと形状は第４図中４１の点線りようになり、続いて等
方向なエツチングを行うと、エツチング形状は４２の一
点鎖線のようになる。すなわち、底部は、はぼマスク寸
法が保たれ、シカもエツチング向の底部とｌｌｌＩ面が
清ら３ｚ Ｋ−）ながった形状が実現できる。このよう
な形状は、この部分の結晶を横方向への＊ａ連通路して
用いる３ａ廿に、電流通路の急激な変化がないので好都
合である。
方性のエツチングを行い、続いて等方向なエツチングを
行う。ここでマスク、結晶方位、エツチング黛等は＃ｇ
ｌの実施例と同じである。ます面異方性エツチングを行
うと形状は第４図中４１の点線りようになり、続いて等
方向なエツチングを行うと、エツチング形状は４２の一
点鎖線のようになる。すなわち、底部は、はぼマスク寸
法が保たれ、シカもエツチング向の底部とｌｌｌＩ面が
清ら３ｚ Ｋ−）ながった形状が実現できる。このよう
な形状は、この部分の結晶を横方向への＊ａ連通路して
用いる３ａ廿に、電流通路の急激な変化がないので好都
合である。
第５図に示した第３の実施例では、第１の実施例と同じ
く、まず等方向な工、７チングそ行った後、ｔｈ異方性
のエツチングを行うが、紙面に垂直な結晶方位が、第１
の実施例の場合と１ｕ角である（０１１）方向が選ばｎ
でいる。まず等方向なエツチングを０．６μｍ行うと、
形状は第５図中５１の点線のようになり、ｌ＆い−Ｃ面
異方性のエツチングを深さ方向に０．２μｍエツチング
されるように行うと、５２の一点鎖線のよつに１１４向
が当直向となる形状が実現できる。かかる構造は光ガイ
ド等に有用である。この結晶方位の場合面異方性エツチ
ングのみでエツチングを行うと、エツチング部分の形状
は、第２図（ａＪとは逆に、台形状となる。すなわち、
横方向のエツチング速度は深い所はど大きいので、等方
向なエツチング液と、面異方性のエツチング量の割合を
適当に選べば７３す）る構造を形成でき、さらに＠面が
垂直ばかりでなく色々な斜板をもつようにすることがで
きる。
く、まず等方向な工、７チングそ行った後、ｔｈ異方性
のエツチングを行うが、紙面に垂直な結晶方位が、第１
の実施例の場合と１ｕ角である（０１１）方向が選ばｎ
でいる。まず等方向なエツチングを０．６μｍ行うと、
形状は第５図中５１の点線のようになり、ｌ＆い−Ｃ面
異方性のエツチングを深さ方向に０．２μｍエツチング
されるように行うと、５２の一点鎖線のよつに１１４向
が当直向となる形状が実現できる。かかる構造は光ガイ
ド等に有用である。この結晶方位の場合面異方性エツチ
ングのみでエツチングを行うと、エツチング部分の形状
は、第２図（ａＪとは逆に、台形状となる。すなわち、
横方向のエツチング速度は深い所はど大きいので、等方
向なエツチング液と、面異方性のエツチング量の割合を
適当に選べば７３す）る構造を形成でき、さらに＠面が
垂直ばかりでなく色々な斜板をもつようにすることがで
きる。
以上、半導体としてＧａＡｓの場合について説明したが
、本発明は、 ＩｎＰ等他の半導体およびそれらの混晶
についても適用できる。またエッチング手段、エツチン
グ液ばかりでなく、他の同様な性質をもつエツチング液
段を用いても有効なことはぎうまでもない。
、本発明は、 ＩｎＰ等他の半導体およびそれらの混晶
についても適用できる。またエッチング手段、エツチン
グ液ばかりでなく、他の同様な性質をもつエツチング液
段を用いても有効なことはぎうまでもない。
第１図は、リセス構造のＧａＡｓ ＰＥＴの構造を示す
断面図であり、１１は高抵抗基板、１２はｎＪｌｌｌ能
動層、１３，１４．Ｉｆはそｎぞれゲート電極、ソース
電極およびドレイン電極である。＃！２図（ａ）。 （ｂ）は、半導体結晶上にマスクを備けて面異方性エツ
チングによって半導体を選択エツチングした場合のエツ
チング形状を示すＩＦｒ面図であり、２１は半導体結晶
、２２はマスクである０第３図、第４図および第５図は
不発明の詳細な説明するための図で選択エツチングの形
状を示す断面図である。 ここで、３１は半導体結晶、３２は選択エツチング用の
マスク、３３は該マスクの開口を示し、３４゜４１．５
１の点線は最初に行ったエツチングによる形状を示し、
３５，４２．５２の一点鎖線は、続いて行ったエツチン
グによる最終的な形状を示す。 早１回 発乙図
断面図であり、１１は高抵抗基板、１２はｎＪｌｌｌ能
動層、１３，１４．Ｉｆはそｎぞれゲート電極、ソース
電極およびドレイン電極である。＃！２図（ａ）。 （ｂ）は、半導体結晶上にマスクを備けて面異方性エツ
チングによって半導体を選択エツチングした場合のエツ
チング形状を示すＩＦｒ面図であり、２１は半導体結晶
、２２はマスクである０第３図、第４図および第５図は
不発明の詳細な説明するための図で選択エツチングの形
状を示す断面図である。 ここで、３１は半導体結晶、３２は選択エツチング用の
マスク、３３は該マスクの開口を示し、３４゜４１．５
１の点線は最初に行ったエツチングによる形状を示し、
３５，４２．５２の一点鎖線は、続いて行ったエツチン
グによる最終的な形状を示す。 早１回 発乙図
Claims (1)
- 半導体結晶上に開口を有するマスクを設けて、等方的な
エツチングと、面異方性のエツチングとを組合せて前記
マスク開口部の半導体結晶を選択的にエツチングし、エ
ツチング断面形状を制御することを特徴とする半導体結
晶の〃ロエ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100809A JPS582030A (ja) | 1981-06-29 | 1981-06-29 | 半導体結晶の加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100809A JPS582030A (ja) | 1981-06-29 | 1981-06-29 | 半導体結晶の加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582030A true JPS582030A (ja) | 1983-01-07 |
Family
ID=14283693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100809A Pending JPS582030A (ja) | 1981-06-29 | 1981-06-29 | 半導体結晶の加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430556A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275178A (en) * | 1975-12-18 | 1977-06-23 | Matsushita Electric Ind Co Ltd | Semiconductor device and its production |
| JPS5436076A (en) * | 1977-08-24 | 1979-03-16 | Toshiba Corp | Sintered electrode for use in discharge tube lamp |
-
1981
- 1981-06-29 JP JP56100809A patent/JPS582030A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275178A (en) * | 1975-12-18 | 1977-06-23 | Matsushita Electric Ind Co Ltd | Semiconductor device and its production |
| JPS5436076A (en) * | 1977-08-24 | 1979-03-16 | Toshiba Corp | Sintered electrode for use in discharge tube lamp |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JPH0430556A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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