JPS58206236A - 非同期式ダウンカウンタ - Google Patents
非同期式ダウンカウンタInfo
- Publication number
- JPS58206236A JPS58206236A JP8899582A JP8899582A JPS58206236A JP S58206236 A JPS58206236 A JP S58206236A JP 8899582 A JP8899582 A JP 8899582A JP 8899582 A JP8899582 A JP 8899582A JP S58206236 A JPS58206236 A JP S58206236A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- flip
- circuits
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個のフリップフロップ回路が縦続接続され
て構成された非同期式ダウンカウンタに関する。
て構成された非同期式ダウンカウンタに関する。
一般に、非同期式カウンタは、回路構成が簡単である特
ｉ！を持っているが、縦続接続された各フリップフロッ
プ回路の出力は、前段のフリップフロップ回路よシ遅れ
るため、各フリップフロップ回路の特定の状ｌｌｉ＆ｌ
を検出する場合、ノ１ザードの発生によシ誤まった検出
信号が得られる場合かある。
ｉ！を持っているが、縦続接続された各フリップフロッ
プ回路の出力は、前段のフリップフロップ回路よシ遅れ
るため、各フリップフロップ回路の特定の状ｌｌｉ＆ｌ
を検出する場合、ノ１ザードの発生によシ誤まった検出
信号が得られる場合かある。
ダウンカウンタの場合、全７リツプフロツプ回路が１０
」となＬ次のクロック入力で全フリップ７０ツブが「１
」となる点で進数に応じた値に、７リツプフロツプを設
定すれば良いが、１０進の場合、全フリップ７０ツブ「
ｌ」は、第１図で示す様に８から７へ変化する点でノ１
ザードとして発生するので、全７リツプ７０ツブが１１
」であることを＋＊ｌｔｌして、その時点でフリップフ
ロップを設定する場合、誤動作を生ずるという欠点がめ
った。
」となＬ次のクロック入力で全フリップ７０ツブが「１
」となる点で進数に応じた値に、７リツプフロツプを設
定すれば良いが、１０進の場合、全フリップ７０ツブ「
ｌ」は、第１図で示す様に８から７へ変化する点でノ１
ザードとして発生するので、全７リツプ７０ツブが１１
」であることを＋＊ｌｔｌして、その時点でフリップフ
ロップを設定する場合、誤動作を生ずるという欠点がめ
った。
本発明は上記欠点を除去し、ｌＩ動作がなく１０進法で
試用することのできる非同期式ダウンカウン夕を提供す
るものである。
試用することのできる非同期式ダウンカウン夕を提供す
るものである。
本発明の非同期式ダウンカウンタは、複数段に縦続接続
され、最前段にクロック信号が入力されるフリップフロ
ップ回路と、該フリップフロップ回路の任意のコードを
検出する検出回路と、該検出回路の出力を記憶する記憶
回路と、該記憶回路の出力と前記フリップフロップ回路
のうちの任意の一つの出力とで前記複数段縦続接続され
たフリップフロップ回路の内容を所定のコードにセット
しその出力が前記検出回路の出力よシも１クロック時間
後に取出されるパルス発生回路とを含んで構成される。
され、最前段にクロック信号が入力されるフリップフロ
ップ回路と、該フリップフロップ回路の任意のコードを
検出する検出回路と、該検出回路の出力を記憶する記憶
回路と、該記憶回路の出力と前記フリップフロップ回路
のうちの任意の一つの出力とで前記複数段縦続接続され
たフリップフロップ回路の内容を所定のコードにセット
しその出力が前記検出回路の出力よシも１クロック時間
後に取出されるパルス発生回路とを含んで構成される。
本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の回路図である。
この実施例は、複数段に縦続接続され、最前段にクロッ
ク信号ＣＫが入力されるフリップフロップ回路３８〜３
ｄと、この７リツプフロツプ回路３ａ〜３ｄの任意のコ
ードを検出する検出回路としてのナントゲートと、この
ナントゲート４の出力ｔ−＆：：憶する記憶１路として
のラッチ（ロ）路５と、このラッチ回路５の出力と７リ
ツプフロツプ回路３１〜３ｄのうちの任意の一つの出力
とで７リツプフロツプ回路３ａ〜３ｄの自答′ｆｒＦ９
ｒ定のコードにセットしその出力がナントゲート４の出
力よシ４１クロック時間後に取出されるパルス発生回路
７とを含んで構成される。パルス発生回路とじてモノマ
ルチバイブレータを使用すると艮い。
ク信号ＣＫが入力されるフリップフロップ回路３８〜３
ｄと、この７リツプフロツプ回路３ａ〜３ｄの任意のコ
ードを検出する検出回路としてのナントゲートと、この
ナントゲート４の出力ｔ−＆：：憶する記憶１路として
のラッチ（ロ）路５と、このラッチ回路５の出力と７リ
ツプフロツプ回路３１〜３ｄのうちの任意の一つの出力
とで７リツプフロツプ回路３ａ〜３ｄの自答′ｆｒＦ９
ｒ定のコードにセットしその出力がナントゲート４の出
力よシ４１クロック時間後に取出されるパルス発生回路
７とを含んで構成される。パルス発生回路とじてモノマ
ルチバイブレータを使用すると艮い。
次に、この実施例の動作についてＨ５１明する。
全部の７リツプフロツプ回路３８〜３ｄが「１」の状態
は、前述のようにハザードとしても発生する。そこで、
ハザードが未だ発生していない状態、つま多食７リツプ
フロツプ回路３ａ〜３ｄがｒｌＪになる前の「０」の状
態を検出回路としてのナントゲート４で検出し、記憶回
路と°してのラッチ回路５で記憶する。そして、次のク
ロックで全ての７リツプフロツプは「０」→「１」とな
るので、その時点″ｔ−３ａ〜３ｄのうちのどれか一つ
の出力（Ｍ２囚では３ａを使用）と、ラッチ回路５の出
力のアンドよル得て、その出力でパルス発生器７として
のモノマルチバイブレータを働らかせ、フ９ ラフ７
Ｃ！ ｙプ回路３ａ、ａｄｔｒｌＪに、３ｂ。
は、前述のようにハザードとしても発生する。そこで、
ハザードが未だ発生していない状態、つま多食７リツプ
フロツプ回路３ａ〜３ｄがｒｌＪになる前の「０」の状
態を検出回路としてのナントゲート４で検出し、記憶回
路と°してのラッチ回路５で記憶する。そして、次のク
ロックで全ての７リツプフロツプは「０」→「１」とな
るので、その時点″ｔ−３ａ〜３ｄのうちのどれか一つ
の出力（Ｍ２囚では３ａを使用）と、ラッチ回路５の出
力のアンドよル得て、その出力でパルス発生器７として
のモノマルチバイブレータを働らかせ、フ９ ラフ７
Ｃ！ ｙプ回路３ａ、ａｄｔｒｌＪに、３ｂ。
３Ｃ及びラッチ回路５を「０」に投定し、１０進ダウン
力ウンタ動作をさせる。
力ウンタ動作をさせる。
以上統制した様に、本発明によれ＃ｉ％劇動作がなく、
ｌＯ遵法で使用できる非同期式ダクンカウ／りが得られ
るきいう効果が得られる。
ｌＯ遵法で使用できる非同期式ダクンカウ／りが得られ
るきいう効果が得られる。
第１図Ｆｉ従来のダウンカウンタでのノ・ザードの発生
を説明するための波形図、第２図は本発明図の一実施例
の回路図である。 １・・・・・・クロック入力端子、２・・・・・・イン
ノ（−タｔ３ａｓ ３ｂ・・・・・・プリセット付き
フリップフロップ回Ｍ、３ｂ、３ｃ…・・・リセット付
フリップ７０ツブ回路、４・・・・・・ナントゲート、
５・・・・・・ラッチ回路、６・・・・・・アンドゲー
ト、７・・・・・・パルス発生回路。
を説明するための波形図、第２図は本発明図の一実施例
の回路図である。 １・・・・・・クロック入力端子、２・・・・・・イン
ノ（−タｔ３ａｓ ３ｂ・・・・・・プリセット付き
フリップフロップ回Ｍ、３ｂ、３ｃ…・・・リセット付
フリップ７０ツブ回路、４・・・・・・ナントゲート、
５・・・・・・ラッチ回路、６・・・・・・アンドゲー
ト、７・・・・・・パルス発生回路。
Claims (1)
- 複数段に縦続接続され、最前段にクロック信号が入力さ
れるフリップフロップ回路と、該フリップフロップ回路
の任意のコードを検出する検出口６と、該恢出回路の出
力を記憶する記憶回路と、販記憶回路の出力と前記フリ
ップフロップ回路のうちの任意の一つの出力とで前記複
数段縦続接続され九フリップフロップ回路の内容を所定
のコードにセットし、その出力が前記検出（ロ）路の出
力よシも１クロック時間後に取出されるパルス発生回路
とを含むことを特徴とする非同期式ダウンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899582A JPS58206236A (ja) | 1982-05-26 | 1982-05-26 | 非同期式ダウンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899582A JPS58206236A (ja) | 1982-05-26 | 1982-05-26 | 非同期式ダウンカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206236A true JPS58206236A (ja) | 1983-12-01 |
| JPH0356018B2 JPH0356018B2 (ja) | 1991-08-27 |
Family
ID=13958389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8899582A Granted JPS58206236A (ja) | 1982-05-26 | 1982-05-26 | 非同期式ダウンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206236A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547738A (en) * | 1978-09-30 | 1980-04-04 | Nec Corp | Asynchronous counter circuit |
| JPS5680931A (en) * | 1979-12-06 | 1981-07-02 | Seiko Instr & Electronics Ltd | Frequency dividing circuit |
-
1982
- 1982-05-26 JP JP8899582A patent/JPS58206236A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547738A (en) * | 1978-09-30 | 1980-04-04 | Nec Corp | Asynchronous counter circuit |
| JPS5680931A (en) * | 1979-12-06 | 1981-07-02 | Seiko Instr & Electronics Ltd | Frequency dividing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0356018B2 (ja) | 1991-08-27 |
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