JPS58211399A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、時に冗長書正規ビット切換
回路を含む半導体装置に関１゛る。

巖近、半導体装置の大容量化は、２年で約倍場というベ
ースで飛−的に進行しつつある。しかしなから大容量化
に伴（・、パターンの微細化、チップ面積の増大をもた
らし製造工程で発生１ろごみ傷、寸法のばらつき、拡散
のほらつき等によってＩＣチップが欠陥を含む確率が増
大し、よっ又歩留を低下せしめて（・ろ。

欠陥チップの不良内容を検討してるると、メモリ装置に
於てはある数のビットのみ不良である事が多く、この事
からメモリ・ビットに冗長性をもたせる事かできれば現
在不良としているＩＣチップの多くが救済され、歩留を
着るしく数置できるが、この為に欠陥ピットを避ける切
換回路を必要としている。

従来の冗長ピットを有する紫外縁消去型半導体装置は、
その切換回路に多結晶シリコンヒーーズを使用しており
、（日経エレクトロニクス１９８０゜７．２１　　Ｐ、
１８９〜２０１）これに太Ｘ流、高電圧を印加する事に
よって発生するジュール熱によって溶断するか、しない
かで冗長ビット又は圧展ビットを選択するのか一般的で
あった、。

第１図は従来の冗長ｅ正規ビット切換回路の一例の回路
図である。

この例はＮチャンネルのスタックドゲート型ＭＩＳ）ラ
ンジスタ（以下ＳＧＭＩＳＦＥＴと記す）を用いたメモ
リ装置の切換回路の例である。第１図において、Ｖｃｃ
は電源電圧、ｖｐｐは豊込篭圧であり、それぞれ通常５
■、２０〜２５Ｖか印加される。欠陥ビットが検出され
ない限りはｌｌｈ　Ａ　Ｎ　ｎはトランジスタＱｔｔの
プルアップ抵抗により、高レベルに保た肚、トランジス
タＱ１４はオフであり、トランジスタＱ　ｔｏ　−Ｑｔ
ｓ　多結晶シリコンヒユーズ１によって構成される電流
路の抵抗分割により節点Ｎ１４に低レベルが出る様に設
計されて（・る。これによりトランジスタＱｓｓかオフ
、トランジスタＱＩＡかオンとなる。すなわち正規ピッ
トか選択で冗長ビットか非選択の状態にある。

次に、欠陥ビットか検出さＦ（るとｎｐＡｘｕ　ｈ子へ
外部から低レベル信号が印加され、トランジスタＱ１４
がオンとなる。これによりＶｐｐ　端子からトランジス
タＱ＋４を通して多結晶シリコンヒユーズ１へ電流か供
給され、その時に発生するジュール熱により多結晶シリ
コンヒーース１か溶断される。

ここでトランジスタＱｓｓは■ｐｐ端子から供給された
電流が節点Ｎ１４に流入するのを防止するトランジスタ
である。次にＲＦＥＰＡＩＲ信号が除去されるとトラン
ジスタＱ＋４かオフとなり、以前影成されていたトラン
ジスタＱｌｌｌ　＊　Ｑｔｓ　ｓ多結晶シリコンヒー−
ズの電流路が断たれ節点ＮＸ４は富に高レベル節点Ｎｉ
ｌが常に低レベルとなりトランジスタＱ、。

がオン、トランジスタＱＩＡがオフとなり、正規マトリ
ックスから冗長マトリックスへ切換えられた事になる。

しかしながら、このような多結晶シリコンヒユーズを用
いる切換回路においては、ヒユーズを酊断するために、
大電流、高電圧を印加する必要かあり、これらに耐え得
るように嵌合耐圧、フィールド領域における寄生トラン
ジスタのしきい値、配線の電流容量等に設計配慮が必要
である。また溶断時に発生するジュール熱によって周辺
に虹−されたトランジスタ及び多結晶シリコン鉦謝層か
影養を受けない様に、ある程度の距離か必要である。ま
た、熱によって飛散ったシリコンか他素子に与える可能
性について配慮をし、他素子を光分ヒユーズから離すこ
とが必要である。史に溶断に必要な電流を多結晶シリコ
ンヒユーズに供給するのに充分な配線電流容量が必要と
される。例えは多結晶シリコンヒユーズを溶断するのに
ＩＷ必必要すると、Ｖｐｌ）＝２５Ｖとすれは、４０ｙ
ｎＡ％流を流す事になり、配線層かＡｆｆｌで厚さ１０
μｍとすれば４０μｍの幅が必要となり、巨大なＡ、ｌ
ｔ：’縁パターンとなる。また、ヒユーズ溶断時に住じ
る熱応力によりヒユーズ上部のパッシベーション族が破
損し、チップが汚染され信頼性上ｌ大な同和を発生する
。

このように、従来の多結晶シリコンヒユーズを用いる切
換回路ではＡ！配縁か巨大になるために素子形成領域か
とられて集積密度か低下すること溶断時に飛散るシリコ
ン層の影響を受けないように他の素子を離すために素子
集積密度か更に低下すること、溶断時に飛散るシリコン
層の汚染によって素子の信頼性が低下することなどの車
太な欠点があった。

本発明は上記欠点を除去し、多結晶シリコンヒユーズの
代りに、スタックド・ゲート型ＭＩＳトランジスタを用
いることにより集積密度と信頼性の向上をはかった冗長
・正規ピット切換回路を含む半導体装置を提供するもの
である。

本発明の半導体装置は、書込み１ｉｔ源端子と接地端子
との間に直列に接続される。エンノ・ンスメント型トラ
ンジスタとデプレッション型トランジスッション型トラ
ンジスタのソース・ドレイン接続点に前記電荷捕獲層を
有するＭＩＳ）ランジスタのケートか接続されて形成さ
れる第１の節点と、該第１の節点とＩ！Ｌｈ端子との間
に接続されるＭＩＳ型タイオードと、前記エンハンスメ
ント型トランジスタのケートに出力か接続されるインバ
ータと、リペア端子と削配、インバータの入力端子との
間の接続線に１妥続するン°ルアノン゛抵払、と、時１
ｊ６にデプレッション型トランジスタと−１」６己電荷
４出獲１曽を有（るＭＩＳ）ランジスタとの接続により
形成される第２の節点に接続されるレベル整形回路と、
ｐＨ１１♂１ｊ整形回路に接続しｉｌＪ記第２の節点に
出力される１６号により制御されるトランスファケート
とる・含む冗長・正規ビット切換回路を含んで栴成さ１
する。

次に、本発明の実施例につ（・て、図面を用（・て説明
する。

第２図は本発明の一実施例の回路図でル）る。

この実施例の冗長・上知ビット切換回路は、誉込みｖｈ
、源端子Ｖ’ｐｐｉ子と接地端子との間に直列にｍｈさ
れるエンハンスメント型トランジスタＱ２４とデプレッ
ション型トランジスタＱ２．と粗荷抽獲１＠を有するＭ
　Ｉ　８　トランジスタＱ２６と、エンノ・ンスメント
型トランジスタＱ２４　とデプレッション型トランジス
タＱ２５のソース・ドレイン接続点に電荷捕獲層を有す
るＭＩＳ）ランジスタ（２２゜のケートか接続されて形
成される第１の貨））点”２３と、該第１の節点Ｎ２Ｂ
と電詠端子（Ｖｃｃ端子）との間に接続されるＭＩＳ型
ダイオードＱ２７と、エンノ・ンスメント摺４トランジ
スタＱ２４のゲートに出力か接続され、トランジスタＱ
２２とＱ２３とから成るインバータと、リペア端子ＲＥ
ＰＡＲと前記インバータの入力端子との間の接続線に接
続するプルアップ抵抗Ｑ！Ｉと、デプレッション型トラ
ンジスタＱ２５と電荷捕獲層を有するＭＩＳ）ランジス
タＱ２６との接続により形成される第２の節点Ｎ２４に
接続され、トランジスタＱ２８とＱ２９とから成る、も
しくはトランジスタＱ２ＡとＱ２Ｂとから成るレベル整
形回路と、この整形回路に接続し、第２の節点Ｎ２４に
出力されるイｇ号により制御されろトランスフ了ヶ−）
　Ｑ２１）もしくはＱ２Ｃと仝・含む冗長・止知ビット
切換回ｊ！８馨含んで構成され、この切俟回路か牛壱体
装慟の中に組込まれるのである。

次に、この実施例の動作につ（・て故［すＪｌろ。

Ｖｃｃは電諒′Ｉ圧５■で使用され、肯込時、鉄出し時
共に同一電圧か印加されて（・る。Ｖｐｐｆ工告込電源
電圧であり、通７ｇ吉込時に２０Ｖ〜２５Ｖか印加され
、ζ［出し時は５■−ひおる。ｌ（ｌ；ＰＡＩＲムＪ子
はプルアッフトランジスタＱ２＋により節点へ２．か高
レベルにｌ工って（・る。良品チェック邸、止が、ビッ
トに欠陥か発見さ才τな（・限りにこの状！６矢会′珠
す→し、トランジスタＱ２４はオフして（・る。これに
よりトランジスタＱ２５　＊　Ｑ２６には、　ＶＣＣ端
子から　トランジスタＱ２７を通じて電圧か供給される
。トランジスタＱ２６はメモリ・トランジスタでおり、
１込の行なわれて（・な（・状態ではコントロール・ケ
ートに電圧を印加すれはオンし、Ｎ　２４は低レベルに
なる。よって、節点Ｎ２５か高レベル、’ｔｌｒｒ点Ｎ
２６が低レベルとなり、トランスファケートＱ２Ｃかオ
ンとなりトランスファゲートＱ２１Ｊかオフとなり、正
規ビットが選択される。次に、良品チェ１．り時に正規
ビット内に欠陥ビットか発見されると、ＲＥＰＡＩ　Ｒ
，端子に９′Ｓ部から強制的に低レベルに引き下けるＲ
ＥＰＡ　Ｉ　Ｒ信号か入力される。トランジスタＱｔｔ
　ａ　Ｑ２Ｓによって構成されるインノく一夕によりこ
のＲＥＰＡＩＲ信号は反転され、トランジスタＱ２４か
オンとなり、トランジスタＱ！１５の畳込トランスファ
り■に曹込寛圧■ｐｐか印加され、トランジスタＱｔａ
のメモリセルかチャン坏ル注入により畳込まれ、しき（
・イー電圧か１．ＯＶから２０Ｖ程度まで上昇し、トラ
ンジスタＱ２６は完全にオフとなる。

しかるのち　ＲＥＰＡ　Ｉ　ｋ信号を除去すれは書ひト
ランジスタＱ！４はオフとなり、トランジスタＱ、　ｔ
ｓにはＭＩＳ型ダイオードＱ２７を介してＴｈ、碑忰圧
ＶＣＣが印加される。トランジスタＱｔｅは前虻、操作
によりしきいイーか２．ＯＶであるからオフとなり、第
２の節点Ｎ、４は高レベルとなり、節点Ｎ　２５は化レ
ベル、節点Ｎ５．は高レベルなる。これによりトランス
ファゲートＱ２Ｃはオフ、トランスファケートＱ２Ｄは
オンとなり、正規ビットから冗長ビットに切換えられた
事になる。

以上詳細に説明したように、本発明によれは、大電流を
必衰とせすに冗長・正規ビット切換かでき、従って東槓
穎度と信籾性の向上かはかオ′シる冗長・正規ビット切
換回路を含む半害体装油が得られるのでその効果は太き
（・。

【図面の簡単な説明】

第１図は従来の冗長・正規ビット切換回路の一例の回路
図、第２図は本発明の一実施例の回路図である。 １・・・・・・多結晶シリコンヒューッ、Ｑ２ｃ、Ｑ２
１）　”’トランスファゲート、Ｑ２１・・・・・・ブ
ルアッフ抵抗、Ｑ２４・・・・・・エンハンスメント型
トランジスタ、Ｑ２５・・・・・テプレッシロン型トラ
ンジスタ、Ｑ２６・・・・・電荷捕獲層を有するＭＩＳ
）ランジスタ、Ｑ２７　・・・ＭＩＳ型ダイオード、Ｖ
ｃｃ・・・・・・電源電圧、■ｐｐ・・・・・・書込電
圧、Ｎ　２３・・・・・・第１の節点、Ｎ２４・・・・
・・第２の節点。

Claims (1)

1. 【特許請求の範囲】 査込み電源端子と接地端子との間に直夕１」に裁軟され
   るエンハンスメント型トランジスタとテフレッシゴン型
   トランジスタと電荷捕獲層を有するＭ１８トランジスタ
   と、前記エンハンスメント型トランエ ジスと前記デプレッション型トランジスタのソース・ド
   レイン接続点に前配亀荷捕獲層を有するＭＩＳトランジ
   スタのゲートか接続されて形成される第１の節点と、該
   第１の節点と電源端子との間に接続されるＭＩＳ型ダイ
   オードと、前記エンハンスメント型トランジスタのゲー
   トに出力か接続されるインバータと、リペア端子と前記
   インバータの入力端子との間の接続線に接続するプルア
   ップ抵抗と、前記デプレッション型トランジスタと前記
   電荷捕獲層を有するＭＩＤ）ランジスタとの接続により
   形成される・第２の節点に接続されるレベル整形回路と
   、前記整形回路に接続し前記第２の節点に出力される信
   号により制御されるトランスファゲートとを含む冗長−
   正現ビット切換回路を含むことを特徴とする半導体装置
   。