JPS58213541A - デ−タ分離回路 - Google Patents
デ−タ分離回路Info
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- JPS58213541A JPS58213541A JP57095609A JP9560982A JPS58213541A JP S58213541 A JPS58213541 A JP S58213541A JP 57095609 A JP57095609 A JP 57095609A JP 9560982 A JP9560982 A JP 9560982A JP S58213541 A JPS58213541 A JP S58213541A
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- frame
- clock
- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は時分割多重化データ信号の分離を行うデータ
分離回路に関する。
分離回路に関する。
まず、従来のデータ分離回路について図面を参照して説
明する。
明する。
第１図を参照すると、データ分離回路の入力信号である
時分割多重化データのフレーム構成が示されている。第
１図において、Ａは６４Ｋｂ／の多重化データ、Ｂは１
フレーム（２０ビツト）。
時分割多重化データのフレーム構成が示されている。第
１図において、Ａは６４Ｋｂ／の多重化データ、Ｂは１
フレーム（２０ビツト）。
−ム毎の時分割多重化の時間基準を与えるための信号で
本例では４ビツトの固定パターンである。
本例では４ビツトの固定パターンである。
第２図を参照すると、従来のデータ分離回路が示されて
いる。第２図の回路は、第１図のフレーム構成から明ら
かなように９時分割多重化された６ ４ Ｋｂ／ｓのデ
ータを受けて、 ３２Ｋｂ／ｓのデータ、 １２．８
Ｋｂ／ｓのデータ、 ６．４ Ｋｂ／ｓのデータという
３種のデータに分離するデータ分離回路である。
いる。第２図の回路は、第１図のフレーム構成から明ら
かなように９時分割多重化された６ ４ Ｋｂ／ｓのデ
ータを受けて、 ３２Ｋｂ／ｓのデータ、 １２．８
Ｋｂ／ｓのデータ、 ６．４ Ｋｂ／ｓのデータという
３種のデータに分離するデータ分離回路である。
以下、第２図の回路の動作ケ第６図をも参照して説明す
る。
る。
６４ＫＨｚのクロック入力２２８（第６図■）はクロッ
ク発生回路２１１によって分周され、 ３２ＫＨｚの
クロック２６２（第３図■Ｉ 、 １２．８ＫＨ７の
クロック２６６（第６図■） 、 ６．４ＫＨｚのクロ
ック（第６図■）２３４−の乙種のクロックパルスとな
る。入力の６４ Ｋｂ／ｓの時分割多重化データ２２７
（第５図■）はシフトレジスタ２１２〜２１７に供給さ
れる。
ク発生回路２１１によって分周され、 ３２ＫＨｚの
クロック２６２（第３図■Ｉ 、 １２．８ＫＨ７の
クロック２６６（第６図■） 、 ６．４ＫＨｚのクロ
ック（第６図■）２３４−の乙種のクロックパルスとな
る。入力の６４ Ｋｂ／ｓの時分割多重化データ２２７
（第５図■）はシフトレジスタ２１２〜２１７に供給さ
れる。
寸だ同時に６４ Ｋｂ／ｓのデータ入力２２７は同期信
号検出回路２０１に供給される。同期信号検出回路２旧
では９時分割多重化フレームの時間基準を示す同期信号
が検出され、同期信号検出パルス２０２（第６図◎）が
フレーム同期回路２０３に供給される。フレーム同期回
路２０６は、伝送路におけるビット誤りに起因する同期
信号検出パルス２０２の不安定さを取除き、１フレーム
の周期を持つ時分割多重化フレームの時間基準を定める
安定したフレームパルス２０４（第５図■）を出力する
。フレームカウンタ２０５は、 ６４ＫＨ７のクロック
入力２２８により駆動され、フレームパルス２０４によ
り４状態ＩＩ Ｉ １１にプリセットされ、１フレーム
のビット数（即ち２０ビツト）と同一の周期で動作して
いる。フレームカウンタ２０５の出力（第６図■）ハ、
デコーダ２０６およびスイッチ切替回路２０７に接続さ
れている。デコーダ２０６は６種の出力データに対応す
る多重化時間位置を示すケート信号（即ちフレーム内多
重化時間位置指示信号） ２２９．２３０．２３１ （
第６図■、■、■）を発生している。アンド回路２０８
．２０９．２１０は。
号検出回路２０１に供給される。同期信号検出回路２旧
では９時分割多重化フレームの時間基準を示す同期信号
が検出され、同期信号検出パルス２０２（第６図◎）が
フレーム同期回路２０３に供給される。フレーム同期回
路２０６は、伝送路におけるビット誤りに起因する同期
信号検出パルス２０２の不安定さを取除き、１フレーム
の周期を持つ時分割多重化フレームの時間基準を定める
安定したフレームパルス２０４（第５図■）を出力する
。フレームカウンタ２０５は、 ６４ＫＨ７のクロック
入力２２８により駆動され、フレームパルス２０４によ
り４状態ＩＩ Ｉ １１にプリセットされ、１フレーム
のビット数（即ち２０ビツト）と同一の周期で動作して
いる。フレームカウンタ２０５の出力（第６図■）ハ、
デコーダ２０６およびスイッチ切替回路２０７に接続さ
れている。デコーダ２０６は６種の出力データに対応す
る多重化時間位置を示すケート信号（即ちフレーム内多
重化時間位置指示信号） ２２９．２３０．２３１ （
第６図■、■、■）を発生している。アンド回路２０８
．２０９．２１０は。
デコーダ出力２２９．２３０．２３１と６４ ＫＨｚの
クロック２２８との論理積を取り、バースト状の６４
ＫＨｚのクロックを発生している。スイッチ切替回路２
０７は、１フレームごとにスイッチ２１８〜２２６を切
替える信号（第５図の）を発生している。スイッチ２１
８〜２２３の出力をそれぞれ第６図Ｏ〜■に示す。
クロック２２８との論理積を取り、バースト状の６４
ＫＨｚのクロックを発生している。スイッチ切替回路２
０７は、１フレームごとにスイッチ２１８〜２２６を切
替える信号（第５図の）を発生している。スイッチ２１
８〜２２３の出力をそれぞれ第６図Ｏ〜■に示す。
シフトレジスタ２１２．２１３は、 ３２Ｋｂ７ｇのデ
ータの分離を担当している。すなわち、スイッチ：２１
８．２１９．２２４が第２図の状態（第３図［株］の低
レベルの状態）にある時、シフトレジスタ２１３は。
ータの分離を担当している。すなわち、スイッチ：２１
８．２１９．２２４が第２図の状態（第３図［株］の低
レベルの状態）にある時、シフトレジスタ２１３は。
６４ Ｋｂ／ｓのデータ入力２２７をアンド回路２０８
の出力のバースト状の６４ ＫＨｚのクロックで３２Ｋ
ｂ／ｓデータの多重化時間位置のみを書込み、一方。
の出力のバースト状の６４ ＫＨｚのクロックで３２Ｋ
ｂ／ｓデータの多重化時間位置のみを書込み、一方。
シフトレジスタ２１２は１フレーム前に書込んだ３２Ｋ
ｂ／ｓのデータをクロック発生回路２１１の出力の３２
ＫＨｚのクロック２６２で読出している。次のフレーム
では、スイッチ切替回路２０７ニよりスイッチ２１８．
２１９．２２４は第２図と反対の状態（第６図のの高レ
ベルの状態）に切替られ、シフトレジスタの動作が反転
して、シフトレジスタ２１２は゛書込、シフトレジスタ
２１６は読出動作を行なう。これによりスイッチ２２４
の出力２３５には。
ｂ／ｓのデータをクロック発生回路２１１の出力の３２
ＫＨｚのクロック２６２で読出している。次のフレーム
では、スイッチ切替回路２０７ニよりスイッチ２１８．
２１９．２２４は第２図と反対の状態（第６図のの高レ
ベルの状態）に切替られ、シフトレジスタの動作が反転
して、シフトレジスタ２１２は゛書込、シフトレジスタ
２１６は読出動作を行なう。これによりスイッチ２２４
の出力２３５には。
６４ Ｋｂ／ｓのデータ入力２２７より分離された３２
ＫｂＡのデータ（第６図の）が出力される。同様の動作
が１２．８Ｋｂ／ｓのデータに関して行なわれ、スイッ
チ２２５の出力２６６には、 ６４ＫｂＡのデータ入力
２２７より分離された１ ２．８ Ｋｂ／ｓのデータ（
第６図の）が出力される。さらにまた、 ６．４ Ｋｂ
／ｓのデータに関しても同様に、スイッチ２２６の出力
２３７には分離された６、４ＫｂＡのデータ（第６図の
ンが出力される。
ＫｂＡのデータ（第６図の）が出力される。同様の動作
が１２．８Ｋｂ／ｓのデータに関して行なわれ、スイッ
チ２２５の出力２６６には、 ６４ＫｂＡのデータ入力
２２７より分離された１ ２．８ Ｋｂ／ｓのデータ（
第６図の）が出力される。さらにまた、 ６．４ Ｋｂ
／ｓのデータに関しても同様に、スイッチ２２６の出力
２３７には分離された６、４ＫｂＡのデータ（第６図の
ンが出力される。
この第２図のデータ分離回路は、１つの出力データ毎に
一対（２個）のシフトレジスタが必要であること、スイ
ッチ回路を多数使用していることから、使用集積回路の
チップ数が多くなる欠点があり、またフレーム構成を変
更する場合、フレーム上の時間位置を決定するデコーダ
の回路構成を変更しなければならない不便さがあった。
一対（２個）のシフトレジスタが必要であること、スイ
ッチ回路を多数使用していることから、使用集積回路の
チップ数が多くなる欠点があり、またフレーム構成を変
更する場合、フレーム上の時間位置を決定するデコーダ
の回路構成を変更しなければならない不便さがあった。
この発明の目的は、上記欠点を除去し、単純な回路構成
の汎用性の高いデータ分離回路を提供することにある。
の汎用性の高いデータ分離回路を提供することにある。
この発明によれば、従来回路における各出力データ対応
の一対のシフトレジスタの代りに。
の一対のシフトレジスタの代りに。
ファースト・イン−ファースト・アウト・メモリ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ、以
後ＦＩＦＯと略称する）を用いて９回路の単純化をはか
シ、かつ従来回路におけるデコーダの代りに読出し専用
メモリ（以下ＲＯＭと略称する）を用いて、フレーム構
成の変更を回路構成の変更ではなく。
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ、以
後ＦＩＦＯと略称する）を用いて９回路の単純化をはか
シ、かつ従来回路におけるデコーダの代りに読出し専用
メモリ（以下ＲＯＭと略称する）を用いて、フレーム構
成の変更を回路構成の変更ではなく。
ＲＯＭデータの変更により簡単に対処できるようにした
。単純な回路構成の汎用性の高いデータ分離回路が得ら
れる。
。単純な回路構成の汎用性の高いデータ分離回路が得ら
れる。
次に本発明の実施例について図面を参照して説明する。
第４図を参照すると５本発明の一実施例に係るデータ分
離回路は、第２図の回路と同様に。
離回路は、第２図の回路と同様に。
第１図のフレーム構成を実現するものである。
以下、第４図の回路動作を、第５図をも参照して説明す
る。
る。
クロック発生回路４０８ｉ’ｊ： ６４ＫＨｚのクロッ
ク入力４１８（第５図■）から出力データのクロック速
度に対応する５２ＫＨｚのクロック４２１（第５図の）
。
ク入力４１８（第５図■）から出力データのクロック速
度に対応する５２ＫＨｚのクロック４２１（第５図の）
。
１２．８ ＫＨｚのクロック４２０（第５図■）、６．
４ＫＨｚのクロック４１９（第５図■）を発生する。６
４ Ｋｂ／ｓのデータ人力４１７（第５図■）は、 Ｆ
ＩＦＯ４０９，４１０，４１１のデータ入力として入力
されている。また同時示す同期信号が検出され、同期信
号検出パルス４１５（第５図■）がフレーム同期回路４
０２に供給される。フレーム同期回路４０２ Ｕ 、伝
送路におけるビット誤りに起因する同明信号検出パルス
４１５の不安定さ全取除き、１フレームの周期を持つ時
分割多重化フレームの時間基準を定める安定したフレー
ムパルス４１６（第５図■）全出力する。フレームカウ
ンタ４０３ Ｈ、６４ＫＨｚのクロック入力４１８によ
り駆動され、フレームパルス４１６により状態ＩＩ Ｉ
１１にプリセットされ、１フレームのビット数（即ち
２０ビツト）と同一の周期で動作している。フレームカ
ウンタ４０６の出力（第５図■）は、 ＲＯＭ４０７の
アトＶス入力に供給されている。ＲＯＭ ４０７の記憶
容量は、２０ワード６ビソトの構成である。ＲＯＭ４０
７の出力４１２（第５図の）は３２Ｋｂ／ｓのデータの
フレーム上の時間位置を示すパターン（即ちフレーム内
多重化時間位置指示信号）である。同様に、 ＲＯＭ４
０７の出力４１６（第５図■）は１２．８Ｋｂ／ｓのデ
ータのフレーム上の時間位置を示すパターン（即ち？レ
ーム内多重化時間位置指示信号）であり、 ＲＯＭ４０
７の出力４１４（第５図■） Ｕ ６．４ＫｂＡのデー
タのフレーム上の時間位置を示すパターン（即ちフレー
ム内多重化時間位置指示信号）である。ナンド回路４０
４．４０５．４０６は、 ＲＯＭ４０７の出力４１２゜
４１３、４１４と６４ ＫＨｚのりＥ）ツク４１８との
否定論理積を取る。ナンド回路４０４の出力（第５図■
）は。
４ＫＨｚのクロック４１９（第５図■）を発生する。６
４ Ｋｂ／ｓのデータ人力４１７（第５図■）は、 Ｆ
ＩＦＯ４０９，４１０，４１１のデータ入力として入力
されている。また同時示す同期信号が検出され、同期信
号検出パルス４１５（第５図■）がフレーム同期回路４
０２に供給される。フレーム同期回路４０２ Ｕ 、伝
送路におけるビット誤りに起因する同明信号検出パルス
４１５の不安定さ全取除き、１フレームの周期を持つ時
分割多重化フレームの時間基準を定める安定したフレー
ムパルス４１６（第５図■）全出力する。フレームカウ
ンタ４０３ Ｈ、６４ＫＨｚのクロック入力４１８によ
り駆動され、フレームパルス４１６により状態ＩＩ Ｉ
１１にプリセットされ、１フレームのビット数（即ち
２０ビツト）と同一の周期で動作している。フレームカ
ウンタ４０６の出力（第５図■）は、 ＲＯＭ４０７の
アトＶス入力に供給されている。ＲＯＭ ４０７の記憶
容量は、２０ワード６ビソトの構成である。ＲＯＭ４０
７の出力４１２（第５図の）は３２Ｋｂ／ｓのデータの
フレーム上の時間位置を示すパターン（即ちフレーム内
多重化時間位置指示信号）である。同様に、 ＲＯＭ４
０７の出力４１６（第５図■）は１２．８Ｋｂ／ｓのデ
ータのフレーム上の時間位置を示すパターン（即ち？レ
ーム内多重化時間位置指示信号）であり、 ＲＯＭ４０
７の出力４１４（第５図■） Ｕ ６．４ＫｂＡのデー
タのフレーム上の時間位置を示すパターン（即ちフレー
ム内多重化時間位置指示信号）である。ナンド回路４０
４．４０５．４０６は、 ＲＯＭ４０７の出力４１２゜
４１３、４１４と６４ ＫＨｚのりＥ）ツク４１８との
否定論理積を取る。ナンド回路４０４の出力（第５図■
）は。
ＦＩＦＯ４０９の書込クロック入力に接続され、 ＦＩ
ＦＯ４０９に多重化された６４Ｋｂ／＋のデータ人力４
１７のうち３２ＫｂＡのデータの部分のみが書込まれる
。
ＦＯ４０９に多重化された６４Ｋｂ／＋のデータ人力４
１７のうち３２ＫｂＡのデータの部分のみが書込まれる
。
また、ナンド回路４０５の出力（第５図■）ハ。
ＦＩＦＯ４１０の書込クロック入力に接続され、 Ｆｉ
Ｆ。
Ｆ。
４１０に多重化された６４ＫｂＡのチー夛人力４１７の
うち１２．８Ｋｂ／、のデータの部分のみが書込まれる
。
うち１２．８Ｋｂ／、のデータの部分のみが書込まれる
。
同様に、ナンド回路４０６の出力（第５図■）は。
ＦＩＦＯ４１１の書込クロック入力に接続され、 ＦＩ
ＦＯ４１１に多重化された６ ４ Ｋｂ／ｉ＋のデータ
入力４１７のうち６．４Ｋｂ／ｉ＋のデータの部分のみ
が書込才れる。
ＦＯ４１１に多重化された６ ４ Ｋｂ／ｉ＋のデータ
入力４１７のうち６．４Ｋｂ／ｉ＋のデータの部分のみ
が書込才れる。
クロック発生回路４０８０３２ＫＨｚのクロック出力４
２１（第５図の）は、 ＦＩＦＯ４０９の読出クロック
入力に供給され、 ＦＩＦＯ４０９より３２Ｋｂ／、の
データが読出され９分離された３ ２ Ｋｂ／ｓのデー
タ４２２（第５図［相］）がＦＩＦＯ４０９より出力さ
れる。またクロック発生回路４０８の１２．８ ＫＨｚ
のクロック出力４２０（第５図■）は、 ＦＩＦＯ４１
０の読出クロック入力に供給され、 ＦＩＦＯ４１０よ
り１２．８Ｋｂ／、のデータが８売出され９分離された
１ ２．８ＫｂＡのデータ４２３（第５図■）がＦＩＦ
Ｏ４１Ｄより出力される。 同様にクロック発生回路４
０８の６．４ＫＨｚのクロック出力４１９（第５図■）
は、 ＦＩＦＯ４１１の読出クロック出力に供給され、
ＦＩＦＯ４１１より６．４Ｋｂ／ｉ、のデータがｉ売
出され９分離された６、４Ｋｂ／ｓのデータ４２４（第
５図■）がＦＩＦＯ４１１より出力される。
２１（第５図の）は、 ＦＩＦＯ４０９の読出クロック
入力に供給され、 ＦＩＦＯ４０９より３２Ｋｂ／、の
データが読出され９分離された３ ２ Ｋｂ／ｓのデー
タ４２２（第５図［相］）がＦＩＦＯ４０９より出力さ
れる。またクロック発生回路４０８の１２．８ ＫＨｚ
のクロック出力４２０（第５図■）は、 ＦＩＦＯ４１
０の読出クロック入力に供給され、 ＦＩＦＯ４１０よ
り１２．８Ｋｂ／、のデータが８売出され９分離された
１ ２．８ＫｂＡのデータ４２３（第５図■）がＦＩＦ
Ｏ４１Ｄより出力される。 同様にクロック発生回路４
０８の６．４ＫＨｚのクロック出力４１９（第５図■）
は、 ＦＩＦＯ４１１の読出クロック出力に供給され、
ＦＩＦＯ４１１より６．４Ｋｂ／ｉ、のデータがｉ売
出され９分離された６、４Ｋｂ／ｓのデータ４２４（第
５図■）がＦＩＦＯ４１１より出力される。
以上の実施例は６つのデータ出力に対するデータ分離回
路であるが、一般にＮ個のデータ出力に対応してＮ個の
ＦＩＦ９． Ｎ個のナンド回路を使用し、 ＲＯＭ容量
を少なくとも（フレーム内ビット数ＸＮ）ビットにし、
クロック発生回路の出カクロノク数を必要とする出力デ
ータのクロック速度の種類に対応する数に変更すること
により、−膜化することが出来る。
路であるが、一般にＮ個のデータ出力に対応してＮ個の
ＦＩＦ９． Ｎ個のナンド回路を使用し、 ＲＯＭ容量
を少なくとも（フレーム内ビット数ＸＮ）ビットにし、
クロック発生回路の出カクロノク数を必要とする出力デ
ータのクロック速度の種類に対応する数に変更すること
により、−膜化することが出来る。
以下に９本発明の詳細な説明する。
従来、データ分離のため１つの出力データに対して２つ
の７７トレジスタ（一般には２倍の記憶素子）を必要と
していたが９本発明では。
の７７トレジスタ（一般には２倍の記憶素子）を必要と
していたが９本発明では。
２つのシフトレジスタの代りに１つのＦＩＦＯｉ用いる
ことによって分離が可能であり、これに伴なって２つの
シフトレジスタ（記憶素子）の切替のだめの関連回路が
不要となり２回路の単純化及び使用集積回路チップ数の
削減が可能と、なった。
ことによって分離が可能であり、これに伴なって２つの
シフトレジスタ（記憶素子）の切替のだめの関連回路が
不要となり２回路の単純化及び使用集積回路チップ数の
削減が可能と、なった。
また、従来、フレーム上のデータ多重化時間位置を決定
するため、結線論理により構成したデコーダを用いたが
９本発明では該デコーダｔＲＯＭに置替えることにより
集積回路チップ数の削減が可能となった。また、従来、
デコーダの結線論理を変更することにより行なっていた
。
するため、結線論理により構成したデコーダを用いたが
９本発明では該デコーダｔＲＯＭに置替えることにより
集積回路チップ数の削減が可能となった。また、従来、
デコーダの結線論理を変更することにより行なっていた
。
出力データ数の変更、出力データのクロック速度の変更
、さらにはフレーム内データの集中配置９分散配置の選
択等のような、フレーム構成の変更が９本発明ではＲＱ
Ｍのデータ内容の変更により容易にかつ迅速に行なうこ
とが出来る。
、さらにはフレーム内データの集中配置９分散配置の選
択等のような、フレーム構成の変更が９本発明ではＲＱ
Ｍのデータ内容の変更により容易にかつ迅速に行なうこ
とが出来る。
本発明による。論理集積回路を使用した論理回路の単純
化、使用集積回路のチップ数の削減は、装置酋の小形化
、低消費電力化、検査工数の減少、コストダウンに大い
に貢献する。
化、使用集積回路のチップ数の削減は、装置酋の小形化
、低消費電力化、検査工数の減少、コストダウンに大い
に貢献する。
第１図は時分割多重化フレーム構成を示した図である。
第２図は第１図のフレーム構成を実現するための従来の
データ分離回路のブロック図である。 第２図において、２０１は同期信号検出回路。 ２０６はフレーム同期回路、２０５Ｕフレームカウンタ
、２０６はデコーダ、２０１ｊ：スイノチ切替回路、２
０８〜２１０１−１：アンド回路、２１１はクロック発
生回路、２１２〜２１７は／フトレジスタ、２１８〜２
２６は切替スイッチである。 第６図は第２図における各部の波形を示すタイミング図
であり、■で囲んだ符号は第６図と第２図とで１対１に
対応している。 第４図は本発明の一実施例に係るデータ分離回路のブロ
ック図である。第４図において。 ４旧は同期信号検出回路、４０２はフレーム同期回路、
４０３はフレームカウンタ、４０４〜４０６はナンド回
路、４０７はＲＯＭ、 ４０８ｉｌ″ｉクロック発生回
路、４０９〜４１１はＦＩＦＯである。 第５図は第４図の各部における波形を示すタイミング図
であり、○で囲んだ符号は第５図と第４図とで１対１に
対応している。 ■ ｅ Ｏｏ ■ ［Ｆ］ ■ ■Ｓ００
■■■■■のＯ■Ｏ■ 第４図 第５閃 ■
データ分離回路のブロック図である。 第２図において、２０１は同期信号検出回路。 ２０６はフレーム同期回路、２０５Ｕフレームカウンタ
、２０６はデコーダ、２０１ｊ：スイノチ切替回路、２
０８〜２１０１−１：アンド回路、２１１はクロック発
生回路、２１２〜２１７は／フトレジスタ、２１８〜２
２６は切替スイッチである。 第６図は第２図における各部の波形を示すタイミング図
であり、■で囲んだ符号は第６図と第２図とで１対１に
対応している。 第４図は本発明の一実施例に係るデータ分離回路のブロ
ック図である。第４図において。 ４旧は同期信号検出回路、４０２はフレーム同期回路、
４０３はフレームカウンタ、４０４〜４０６はナンド回
路、４０７はＲＯＭ、 ４０８ｉｌ″ｉクロック発生回
路、４０９〜４１１はＦＩＦＯである。 第５図は第４図の各部における波形を示すタイミング図
であり、○で囲んだ符号は第５図と第４図とで１対１に
対応している。 ■ ｅ Ｏｏ ■ ［Ｆ］ ■ ■Ｓ００
■■■■■のＯ■Ｏ■ 第４図 第５閃 ■
Claims (1)
- 【特許請求の範囲】 １、時分割多重化データ信号を含む入力信号から複数の
データ信号を分離するデータ分離回路において、前記入
力信号より時分割多重の時間基準である同期信号を検出
する同期信号検出回路と、この同期信号検出回路の出力
信号を受け。 少なくとも１フレームの周期を持つフレームパルスを発
生するフレーム同期回路と、前記フレームパルスにより
計数を制御され、前記入力信号のクロック速度を持つ第
１のクロックパルスで駆動され、少なくとも１フレーム
のビット数の周期ヲ持つフレームカウンタと、該フレー
ムカウンタの出力端子にアドレス入力端子を接続され、
前記複数のデータ信号に対応した複数のフレーム内多重
化時間位置指示信号を記憶して、いる読出専用メモリと
、前記第１のクロックパルスから、前記複数のデータ信
号のクロック速度に対応する複数の第２のクロックパル
スを発生するクロック発生回路と、前記複数のデータ信
号に対応して複数段けられ、前記入力信号をデータ入力
端子に受け、前記読出専用メモリからの対応するフレー
ム内多重化時間位置指示信号により、前記第１のクロッ
クパルスをゲートした信号全書込クロック入力端子に受
け、対応する前記第２のクロックパルスを読出クロック
入力端子に受けるファースト・イン・ファースト・アウ
ト・メモリとを備え、該複数のファースト・イン・ファ
ースト・アウト・メモリの出力端子に前記複数のデータ
信号が分離されて出力されることを特徴とするデータ分
離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095609A JPS58213541A (ja) | 1982-06-05 | 1982-06-05 | デ−タ分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095609A JPS58213541A (ja) | 1982-06-05 | 1982-06-05 | デ−タ分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213541A true JPS58213541A (ja) | 1983-12-12 |
| JPS6352827B2 JPS6352827B2 (ja) | 1988-10-20 |
Family
ID=14142288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095609A Granted JPS58213541A (ja) | 1982-06-05 | 1982-06-05 | デ−タ分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132546A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | フレ−ムフオ−マツトデ−タ抽出回路 |
| JPS63136850A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 多重化デ−タ分離制御装置 |
-
1982
- 1982-06-05 JP JP57095609A patent/JPS58213541A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132546A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | フレ−ムフオ−マツトデ−タ抽出回路 |
| JPS63136850A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 多重化デ−タ分離制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6352827B2 (ja) | 1988-10-20 |
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