JPS582153Y2 - ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト制御回路Info
- Publication number
- JPS582153Y2 JPS582153Y2 JP15070176U JP15070176U JPS582153Y2 JP S582153 Y2 JPS582153 Y2 JP S582153Y2 JP 15070176 U JP15070176 U JP 15070176U JP 15070176 U JP15070176 U JP 15070176U JP S582153 Y2 JPS582153 Y2 JP S582153Y2
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- JP
- Japan
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- gate
- turn
- thyristor
- circuit
- negative
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- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【考案の詳細な説明】
この考案はゲートターンオフサイリスタのゲート制御回
路の改良に関する。
路の改良に関する。
ゲートターンオフサイリスク（以下ＧＴＯサイリスクと
称す）は周知のごとくゲート端子Ｇとカソードに間に正
のゲート制御信号を印加すると導通し、負のゲート制御
信号を加えると非導通となる特性を有する半導体素子で
ある。
称す）は周知のごとくゲート端子Ｇとカソードに間に正
のゲート制御信号を印加すると導通し、負のゲート制御
信号を加えると非導通となる特性を有する半導体素子で
ある。
ＧＴＯサイリスクを導通状態から非導通状態とするには
、Ｇ’ｌＤサイリスタのアノードとカソードに間に流れ
ている主回路電流Ｉａに対し約１／２〜１／４の負のゲ
ート電流を数１０ ｕｓｅｃ間流す必要があるが、ＧＴ
Ｏサイリスタは順電圧阻止特性を回復しはじめるとゲー
ト端子Ｇとカソード端子に間のインピーダンスが増加す
る。
、Ｇ’ｌＤサイリスタのアノードとカソードに間に流れ
ている主回路電流Ｉａに対し約１／２〜１／４の負のゲ
ート電流を数１０ ｕｓｅｃ間流す必要があるが、ＧＴ
Ｏサイリスタは順電圧阻止特性を回復しはじめるとゲー
ト端子Ｇとカソード端子に間のインピーダンスが増加す
る。
端子Ｇ−に間のインピーダンスが増加すると、前述のご
とく主回路電流の１／２〜１／４の負のゲート電流を流
し込んでいるために端子Ｇ−に間に負の過電圧が発生す
る。
とく主回路電流の１／２〜１／４の負のゲート電流を流
し込んでいるために端子Ｇ−に間に負の過電圧が発生す
る。
ＧＴＯサイリスクは端子Ｇ−に間に印加する負電圧は数
Ｖ以下に抑制しなければＧＴＯが破壊する。
Ｖ以下に抑制しなければＧＴＯが破壊する。
前記負の過電圧を抑制するため、第１図のごと＜ＧＴＯ
サイリスタ１１のゲート端子Ｇとカソード端子にとの間
にダイオード１２と定電圧ダイオード１３の直列回路を
接続したものがある。
サイリスタ１１のゲート端子Ｇとカソード端子にとの間
にダイオード１２と定電圧ダイオード１３の直列回路を
接続したものがある。
この直列回路には図示極性のゲート電源Ｅ１−オフ用ス
イッチｏｆｆ−８Ｗの直列回路と、オン用スイッチｏｎ
−８Ｗ−ゲート電源Ｅ２（ゲート電源Ｅ１と逆極性に挿
入されている。
イッチｏｆｆ−８Ｗの直列回路と、オン用スイッチｏｎ
−８Ｗ−ゲート電源Ｅ２（ゲート電源Ｅ１と逆極性に挿
入されている。
）との直列回路をそれぞれ並列に接続しである。
この回路においてオン用スイッチ０ｎ−８Ｗを投入する
とＧＴＯサイリスタ１１のゲート端子Ｇとカソード端子
に間に正方向のゲート電流が流れてＧＴＯサイリスタ１
１はターンオンし、逆にオフ用スイッチｏｆｆ−８Ｗを
投入するとターンオフする。
とＧＴＯサイリスタ１１のゲート端子Ｇとカソード端子
に間に正方向のゲート電流が流れてＧＴＯサイリスタ１
１はターンオンし、逆にオフ用スイッチｏｆｆ−８Ｗを
投入するとターンオフする。
しかしながらＧＴＯサイリスタ１１に流す主回路電流は
数１００〜１００ＯＡ程度になり、負のゲート電流が数
１０ＯＡとなる。
数１００〜１００ＯＡ程度になり、負のゲート電流が数
１０ＯＡとなる。
従ってインバータ回路などの高周波回路に第１図のごと
き構成の回路を使用したとき各ＧＴＯサイリスタのター
ンオフ動作ごとに定電圧ダイオード１３に前述のごとき
数１０ＯＡの負のゲート電流が数ｕｓｅｃ〜数１０ｕｓ
ｅｃ間分流することになり、また軽負荷と重負荷時には
分流する電流幅が変化するなど問題がある。
き構成の回路を使用したとき各ＧＴＯサイリスタのター
ンオフ動作ごとに定電圧ダイオード１３に前述のごとき
数１０ＯＡの負のゲート電流が数ｕｓｅｃ〜数１０ｕｓ
ｅｃ間分流することになり、また軽負荷と重負荷時には
分流する電流幅が変化するなど問題がある。
つまり従来のＧＴＯサイリスクのゲート制御回路の構成
においてはターンオフ動作時に次のような欠点がある。
においてはターンオフ動作時に次のような欠点がある。
（１）端子Ｇ−に間を所定の負電圧以下とするため定電
圧ダイオード１３などの保護素子を挿入するが、ＧＴＯ
サイリスタ１１が大容量化すると保護素子の定格も過大
となり、その設計も困難である。
圧ダイオード１３などの保護素子を挿入するが、ＧＴＯ
サイリスタ１１が大容量化すると保護素子の定格も過大
となり、その設計も困難である。
（２）前記保護素子に流れる負のゲート電流は実際のタ
ーンオフ動作に必要以上の電流となるので、これが損失
となる。
ーンオフ動作に必要以上の電流となるので、これが損失
となる。
この考案はこのような欠点を除去するためなされたもの
で、保護素子の定格を軽減でき、ターンオフ動作で余っ
たエネルギを有効に活用できるゲートターンオフサイリ
スクの制御回路を提供することを目的とする。
で、保護素子の定格を軽減でき、ターンオフ動作で余っ
たエネルギを有効に活用できるゲートターンオフサイリ
スクの制御回路を提供することを目的とする。
以下この考案の一実施例について第２図を参照して説明
する。
する。
ＧＴＯサイリスタ１１のゲート端子Ｇとカソード端子に
との間にダイオード１２と定電圧ダイオード１３との直
列回路が接続されている。
との間にダイオード１２と定電圧ダイオード１３との直
列回路が接続されている。
このダイオード１３のカソード側にコンデンサ１４を接
続し、このコンデンサ１４と前記定電圧ダイオード１３
との間に抵抗器１５−半導体スイッチ１６−抵抗器１７
の直列回路が接続されている。
続し、このコンデンサ１４と前記定電圧ダイオード１３
との間に抵抗器１５−半導体スイッチ１６−抵抗器１７
の直列回路が接続されている。
この抵抗器１７と半導体スイッチ１６との接続点に抵抗
器１８、ダイオード１９の一端がそれぞれ接続され、抵
抗器１８の他端は前記ダイオード１２と定電圧ダイオー
ド１３との接続点に接続され、ダイオード１９の他端は
抵抗器１７に接続されている。
器１８、ダイオード１９の一端がそれぞれ接続され、抵
抗器１８の他端は前記ダイオード１２と定電圧ダイオー
ド１３との接続点に接続され、ダイオード１９の他端は
抵抗器１７に接続されている。
前記抵抗器１５にトランジスタ２０のコレクタが接続さ
れ、このエミッタが前記抵抗器１７に接続され、このベ
ースが前記半導体スイッチ１６と抵抗器１７との接続点
に接続されている。
れ、このエミッタが前記抵抗器１７に接続され、このベ
ースが前記半導体スイッチ１６と抵抗器１７との接続点
に接続されている。
前記トランジスタ２０に直列に抵抗器２１−半導体スイ
ッチ２２の直列回路およびゲート電源２３がそれぞれ接
続されている。
ッチ２２の直列回路およびゲート電源２３がそれぞれ接
続されている。
ゲート電源２３と半導体スイッチ２２との接続点に、半
導体スイッチ２４の一端が接続されこの他端には抵抗器
２５を介してトランジスタ２６のベースが接続され、ト
ランジスタ２６のエミッタが前記トランジスタ２０のエ
ミッタとゲート電源２３との接続点に接続され、またト
ランジスタ２６のコレクタはインピーダンス素子２７を
介して前記トランジスタ２０のコレクタに接続されてい
る。
導体スイッチ２４の一端が接続されこの他端には抵抗器
２５を介してトランジスタ２６のベースが接続され、ト
ランジスタ２６のエミッタが前記トランジスタ２０のエ
ミッタとゲート電源２３との接続点に接続され、またト
ランジスタ２６のコレクタはインピーダンス素子２７を
介して前記トランジスタ２０のコレクタに接続されてい
る。
このような構成のものにおいて、ＧＴＯサイリスタ１１
を導通させるには半導体スイッチ２２を第３図のように
時刻ｔ１でオンしてゲート電源２３−半導体スイッチ２
２−抵抗器２１−コンデンサ１４−ＧＴＯサイリスク１
１−ゲート電源２３のループで正のゲート電流を流して
ＧＴＯサイリスタ１１をターンオンさせる。
を導通させるには半導体スイッチ２２を第３図のように
時刻ｔ１でオンしてゲート電源２３−半導体スイッチ２
２−抵抗器２１−コンデンサ１４−ＧＴＯサイリスク１
１−ゲート電源２３のループで正のゲート電流を流して
ＧＴＯサイリスタ１１をターンオンさせる。
ＧＴＯサイリスタ１１は保持電流以上の主回路電流が流
れると導通状態を保持するから、半導体スイッチ２２は
所定時間後に開放する。
れると導通状態を保持するから、半導体スイッチ２２は
所定時間後に開放する。
このときコンデンサ１４はいままで図示極性に充電され
ていたものが充電停止される。
ていたものが充電停止される。
ＧＴＯサイリスタ１１を非導通させるには半導体スイッ
チ１６を第３図のように時刻ｔ２でオンすると、トラン
ジスタ２０がオンし、これによりコンデンサ１４−トラ
ンジスタ２Ｏ−ＧＴＯサイリスタ１１−コンデンサ１４
のループで負のゲート電流をコンデンサ１４の充電電荷
を放電させることによって行う。
チ１６を第３図のように時刻ｔ２でオンすると、トラン
ジスタ２０がオンし、これによりコンデンサ１４−トラ
ンジスタ２Ｏ−ＧＴＯサイリスタ１１−コンデンサ１４
のループで負のゲート電流をコンデンサ１４の充電電荷
を放電させることによって行う。
このときトランジスタ２６はトランジスタ２０と導通期
間がラップするように半導体スイッチ２４を第３図のよ
うに時刻ｔ２でオンし、ｔ４でオフさせ、半導体スイッ
チ１６は第３図のように時刻ｔ２でオンさせ、時刻ｔ３
でオフさせるようにする。
間がラップするように半導体スイッチ２４を第３図のよ
うに時刻ｔ２でオンし、ｔ４でオフさせ、半導体スイッ
チ１６は第３図のように時刻ｔ２でオンさせ、時刻ｔ３
でオフさせるようにする。
従ってトランジスタ２６と２０は時刻１２−１３間はと
もに導通ずる。
もに導通ずる。
このように負のゲート電流を流してＧＴＯサイリスタ１
１がターンオフし、順電圧阻止特性を回復しはじめると
ゲート端子Ｇとカソード端子に間の負極性電圧が増加し
てくるから、この電圧を所定値以内とするようにダイオ
ード１２と定電圧ダイオード１３との直列回路がＧＴＯ
サイリスタ１１のゲート端子Ｇとカソード端子に間の電
圧が所定の電圧に達すると、ダイオード１２と定電圧ダ
イオード１３との接続点ａの電位が確立してトランジス
タ２０のベースには抵抗器１８と１５のバイアスによっ
て負のバイアス電圧が印加され、トランジスタ２０は非
導通状態となる。
１がターンオフし、順電圧阻止特性を回復しはじめると
ゲート端子Ｇとカソード端子に間の負極性電圧が増加し
てくるから、この電圧を所定値以内とするようにダイオ
ード１２と定電圧ダイオード１３との直列回路がＧＴＯ
サイリスタ１１のゲート端子Ｇとカソード端子に間の電
圧が所定の電圧に達すると、ダイオード１２と定電圧ダ
イオード１３との接続点ａの電位が確立してトランジス
タ２０のベースには抵抗器１８と１５のバイアスによっ
て負のバイアス電圧が印加され、トランジスタ２０は非
導通状態となる。
このとき半導体スイッチ２４がオン状態にありトランジ
スタ２０と２６の導通期間が前述のごとくラップしてい
るからコンデンサ１４の放電電流は、コンデンサ１４−
インピーダンス素子２７−トランジスタ２６−〇ＴＯサ
イリスタ１１−コンデンサ１４のループで負のゲート電
流として流れる。
スタ２０と２６の導通期間が前述のごとくラップしてい
るからコンデンサ１４の放電電流は、コンデンサ１４−
インピーダンス素子２７−トランジスタ２６−〇ＴＯサ
イリスタ１１−コンデンサ１４のループで負のゲート電
流として流れる。
このとき流れる負のゲート電流はインピーダンス素子２
７で制限され長時間流れ続けるが、ＧＴＯサイリスタ１
１は公知のごとく定常状態でｄｖ／ｄｔ耐量が小さく、
これを向上させるためには定常状態で負のゲート電流を
流すとよい特性が得られるから、ターンオフの余剰エネ
ルギーである前記コンデンサ１４の充電電流はＧＴＯサ
イリスタ１１のｄｖ／ｄｔ耐量の増加のため使用される
。
７で制限され長時間流れ続けるが、ＧＴＯサイリスタ１
１は公知のごとく定常状態でｄｖ／ｄｔ耐量が小さく、
これを向上させるためには定常状態で負のゲート電流を
流すとよい特性が得られるから、ターンオフの余剰エネ
ルギーである前記コンデンサ１４の充電電流はＧＴＯサ
イリスタ１１のｄｖ／ｄｔ耐量の増加のため使用される
。
その後再度ＧＴＯサイリスタ１１を導通させるため半導
体スイッチ２２をオンする時、トランジスタ２６はオフ
するように半導体スイッチ２２は操作される。
体スイッチ２２をオンする時、トランジスタ２６はオフ
するように半導体スイッチ２２は操作される。
このように考案ではＧＴＯサイリスタ１１のターンオフ
時ゲート端子Ｇとカソード端子に間電圧が所定値に達し
たことを、ダイオード１２一定電圧ダイオード１３、抵
抗器１８−１５−半導体スイッチ１６およびトランジス
タ２０からなる検出器により検出し、所定電圧に達した
時負のゲート電流を流すトランジスタ２０が非導通とな
るので、ＧＴＯサイリスタ１１の端子Ｇ−に間の電圧が
所定値に達してから過大な負のゲート電流は流れない。
時ゲート端子Ｇとカソード端子に間電圧が所定値に達し
たことを、ダイオード１２一定電圧ダイオード１３、抵
抗器１８−１５−半導体スイッチ１６およびトランジス
タ２０からなる検出器により検出し、所定電圧に達した
時負のゲート電流を流すトランジスタ２０が非導通とな
るので、ＧＴＯサイリスタ１１の端子Ｇ−に間の電圧が
所定値に達してから過大な負のゲート電流は流れない。
さらにトランジスタ２０が非導通のとき前記負のゲート
電流はインピーダンス素子２Ｔで制限したループで転流
して流すので、ＧＴＯサイリスタ１１の端子Ｇ−に間電
圧を所定の負電圧以上に抑制する定電圧ダイオード１３
に流れる電流を抑制するとともに前述の負のゲート電流
を流し続けることによってｄｖ／ｄｔ耐量が向上する。
電流はインピーダンス素子２Ｔで制限したループで転流
して流すので、ＧＴＯサイリスタ１１の端子Ｇ−に間電
圧を所定の負電圧以上に抑制する定電圧ダイオード１３
に流れる電流を抑制するとともに前述の負のゲート電流
を流し続けることによってｄｖ／ｄｔ耐量が向上する。
従ってこの考案によれはＧＴＯサイリスクのゲート、カ
ソード間電圧を所定値に抑制する保護素子の定格を、大
容量ＧＴＯサイリスクにおいて太幅に軽減でき、ＧＴＯ
サイリスクのターンオフによる余剰エネルギーをｄｖ／
ｄｔ耐量向上用に使用できるので、損失が少なく、経済
的で小形なゲート制御回路を提供できる。
ソード間電圧を所定値に抑制する保護素子の定格を、大
容量ＧＴＯサイリスクにおいて太幅に軽減でき、ＧＴＯ
サイリスクのターンオフによる余剰エネルギーをｄｖ／
ｄｔ耐量向上用に使用できるので、損失が少なく、経済
的で小形なゲート制御回路を提供できる。
第１図は従来のゲートターンオフサイリスクのゲート制
御回路の一例を示す回路図、第２図はこの考案によるゲ
ートターンオフサイリスクのゲート制御回路の一実施例
を示す回路図、第３図は同実施例の半導体スイッチの動
作を説明するためのタイムチャートである。 １１・・・・・・ゲートターンオフサイリスク、１２．
１９・・・・・・ダイオード、１３・・・・・・保護素
子例えば定電圧ダイオード、１４・・・・・・コンデン
サ、１６．２２゜２４・・・・・・半導体スイッチ、２
０．２６・・・・・・トランジスタ、２３・・・・・・
ゲート電源、２７・・・・・・インピーダンス素子。
御回路の一例を示す回路図、第２図はこの考案によるゲ
ートターンオフサイリスクのゲート制御回路の一実施例
を示す回路図、第３図は同実施例の半導体スイッチの動
作を説明するためのタイムチャートである。 １１・・・・・・ゲートターンオフサイリスク、１２．
１９・・・・・・ダイオード、１３・・・・・・保護素
子例えば定電圧ダイオード、１４・・・・・・コンデン
サ、１６．２２゜２４・・・・・・半導体スイッチ、２
０．２６・・・・・・トランジスタ、２３・・・・・・
ゲート電源、２７・・・・・・インピーダンス素子。
Claims (1)
- ゲートターンオフサイリスクのゲート端子およびカソー
ド端子間に定電圧ダイオード等の保護素子を接続したも
のにおいて、前記ゲートターンオフ時にゲート端子とカ
ソード端子間に生ずる負電圧が所定値に達したことを検
出する検出手段を設け、前記ゲートターンオフサイリス
クの負のゲート電流を流すループ内に並列的に接続され
たその閉路時間路インピーダンスが大きな値となる第１
のスイッチとこれより低いインピーダンス値となる第２
のスイッチのうち、前記検出手段の検出出力が所定値を
こえたとき前記第２のスイッチを開路し、前記第１のス
イッチを閉路させて負のゲート電流を減少させることを
特徴とするゲートターンオフサイリスタのゲート制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15070176U JPS582153Y2 (ja) | 1976-11-10 | 1976-11-10 | ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15070176U JPS582153Y2 (ja) | 1976-11-10 | 1976-11-10 | ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5367757U JPS5367757U (ja) | 1978-06-07 |
| JPS582153Y2 true JPS582153Y2 (ja) | 1983-01-14 |
Family
ID=28758990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15070176U Expired JPS582153Y2 (ja) | 1976-11-10 | 1976-11-10 | ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582153Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175970A (ja) * | 1982-04-08 | 1983-10-15 | Fuji Electric Co Ltd | スイッチング半導体素子への逆バイアス電流供給装置 |
| JPS62188272A (ja) * | 1987-02-03 | 1987-08-17 | Semiconductor Res Found | 静電誘導サイリスタを含む半導体装置 |
-
1976
- 1976-11-10 JP JP15070176U patent/JPS582153Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5367757U (ja) | 1978-06-07 |
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