JPS58216455A

JPS58216455A - 半導体装置の製造方法

Info

Publication number: JPS58216455A
Application number: JP57098766A
Authority: JP
Inventors: Shuichi Kameyama; 亀山　周一
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-09
Filing date: 1982-06-09
Publication date: 1983-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置の製造方法に関し、詳しくはバイポ
ーラ素子と０ＭＯ８素子とを同一チップに共存させた複
合構造の半導体装置の製造方法に係る。

〔発明の技術的背景〕

近年、集積回路技術の進歩は著しく、特に多機能化の観
点から、アナログ量とデジタル量とを同時に処理する複
合デバイスが重要となってきている。例えば、既にＩ”
Ｌ　（ＩｎｔｅｇｒａｔｅｄＩｎｊｅａｔｉｏｎ　Ｌｏ
ｇｉｃ　）　　などにおいては、高耐圧のリニアトラン
ジスタと共存させることがなされており、高性能化が達
成されている。まだ、もう一つの可能性として、ＭＯ８
素子、特に０ＭＯ８素子とバイポーラ素子との共存技術
が注目されている。

ところで、バイポーラ素子と０ＭＯ８素子とを共存させ
た複合デバイスとしては、従来、第１図に示す沖電気研
究開発第１１４号、Ｖｏ１４Ｂ＋Ｎｏ２．Ｐ３９〜Ｐ４
４記載のものが知られている。即ち、図中の１はｐ型半
導体基板であり、この基板１上にはｎ型半導体層２が設
けられている。この半導体層２は前記基板１表面にまで
達するｐ型アイソレーション領域３によυ分離された島
領域４．．４２が形成されている。−方の島領域４１下
の基板１と半導体層２の界面付近にはｎ十型埋込み領域
５１が設けられ、他方の島領域４２０基板１と半導体層
２の界面付近にｎ十型埋込み領域５２が選択的に設けら
れていると共に、該ｎ十型埋込み領域５３上の半導体層
２部分にはｐ−ウェル領域６が設けられている。

そして、一方の島領域４１にはｐ型ベース領域７、該ペ
ース領域７内に位置するｎ＋型エミッタ領域８及びｎ十
型コレクタ取出し領域９が夫々設けられ、これらによυ
ｎｐｎバイポーラトランジスタが形成されている。また
、前記ウェル領域６以外の他方の島領域４８表面には互
に電気的に分離されたｐ生型のソース、ドレイン領域１
０゜１１が設けられ、かつ該ソース、ドレイン領域１０
．１１を囲むように環状のｎ生型チャンネルカ、ト領域
１２が設けられている。ｐ−ウェル領域６表面には、互
に電気的に分離されたｎ＋型のソース、ドレイン領域１
３．１４が設けられ、かつこれら領域１３．１４を囲む
ように環状のｐ＋型チャンネルカット領域１６が設けら
れている。また、前記半導体層２全面には酸化膜１６が
被覆されている。但し、前記ｐ生型のソース。

ドレイン領域１０．１１間を含む領域上、及びｎ生型の
ソース、ドレイン領域１３．１４間を含む領域上は薄い
ダート酸化膜”’１＊１６２が形成されている。更に、
ｎｐｎパイイーラトランジスタが形成される島領域４１
上の酸化膜１６上にはコンタクトホールを介して前記ベ
ース領域７．エミッタ領域８及びコレクタ取出し領域９
と夫々接続するＡＩ電極１７〜１９が設けられている。

また、前記ダート酸化膜１６ｓｒ１６！上にはＡｌｒ−
）電極２０．２１が設けられていると共に、酸化膜１６
上にはコンタクトホールを介して前記ｐ生型のソース、
ドレイン領域１０゜１１、ｎ生型のソース、ドレイン領
域１３．１４と接続するｋｌ電極２２〜２５が設けられ
ている。

なお、第１２図図示の複合デバイスの製造工程において
、ｐ型アイソレーション領域３とｐ−ウェル領域６を同
一工程で形成されている。

〔背景技術の問題点〕

しかしながら、第１図図示の複合デバイスの製造方法に
あっては次のような欠点があった。

即ち、ｐ−ウェル領域６の層抵抗がｎ十型埋込み領域５
１の上方拡散によって増大する傾向があるため、いわゆ
るラッチア、ゾ現象の原因となるｐｎｐｎサイリスタ構
造におけるｐ−ウェル領域６をベースとする寄生ｎｐｎ
　）ランジスタの電流増幅率を増大させる。

また、ｐ−ウェル領域６はｐ型アイソレージ璽ン領域３
と同一工程で形成されているため、半導体層２の厚みよ
りも深い拡散で形成する必要がある。その結果、例えば
０ＭＯ８の微細化を目的としてｐ−ウェル領域６の深さ
を現在の１０μｍから５μｍ〜３μｍと浅くしていくと
、半導体層２の厚さも、それに伴なって薄くしなければ
ならず、同時に形成されるｎｐｎバイポーラトランジス
タのコレクタ・ベース接合耐圧が減少し、かつエミッタ
・ペース耐圧等も減少し、高耐圧リニアトランジスタの
共存が困難となる。

逆に、高耐圧リニアトランジスタの共存化の目的で、半
導体層２の厚さを十数μｍと厚くしてゆくと、ｐ−ウェ
ル領域６と同一工程で各島領域’ｌ＋４１を分離するだ
めのｐ型アイソレージ１ン領域３を形成するととが困難
であった。

〔発明の目的〕

本発明はラッチア、フ０の防止を図ると共に素子分離性
の向上もしくけパイＩ−ラ素子として縦型ｐｎｐ　）ラ
ンジスタの形成を可能にしたバイポーラ素子と０ＭＯ８
素子とが共存した複合構造の半導体装置の製造方法を提
供しようとするものである。

〔発明の概要〕

本願第１の発明は例えばｐ型半導体基板上のｎ型半導体
層のウェル領域予定部下の部分と、素子分離領域予定部
となる基板と半導体層の界面付近とに同一工程でｐ十型
埋込み領域、ｐ生型領域を形成することによって、ｐ−
ウェル領域の低抵抗化を図ってう、チアツブ現象を防止
すると共に、半導体層の膜厚やｐ−ウェル領域の形成に
依存されることなく素子分離領域の形成を可能にして０
ＭＯ８素子の微細化とリニア・９イ−−ラ素子の高耐圧
化とを実現することを骨子とする。

本願第２の発明は例えばｐ型半導体基板上のｎ型半導体
層のウェル領域予定部下の部分と、・々イＩ−ラ素子予
定部下のｎ生型埋込み領域上の半導体層部分とに同一工
程でｐ生型埋込み領域を夫々形成することＫよって、ｐ
−ウェル領域の低抵抗化を図ってラッチア、グ現象を防
止すると共に、前記ｐ生型埋込み領域をコレクタ領域と
し、前記り生型埋込み領域により基板に対して浮遊した
スイッチング速度の高い縦形ｐｎｐ−々イＩ−ラトラン
ジスタを形成することを骨子とする。

〔発明の実施例〕

実施例１本実施例１は第２　図（ａ）〜（ｇ）の工程に示す如く
ｎｐｎノ々イポーラトランジスタと０ＭＯ８とを共存゛
させた複合アノ４イスの製造に適用したものでおる。

中まず、ｐ型シリコン基板１０１表面にｓｂ等の拡散係
数の小さいｎ型不純物を選択的にドーピングしてｎ生型
拡散層１０２１．１０２．を形成した。つづいて、基板
１０１表面に熱酸化膜１０３を成長させ、該熱酸化膜１
０３上に写真蝕刻法によりｐ生型埋込み領域予定部及び
ｐ生型領域予定部が開口されたレジストパターン１０４
を形成した後、該レジストパターン１０４をマスクとし
てｐ型不純物、例えばゾロンを加速電圧１５０に＠Ｖ、
　）’−！量ｌＸ１０’％偏”　〜４　Ｘ　１０”／ｃ
ｍ’の条件でイオン注入して基板１０１及びｎ生型拡散
層ｘｏ２＊ＶｃＮロンイオン注入層１０５１　．１０５
１＋１０５、を選択的に形成した（第２図（！１）図示
）。

ひきつづきレジストノやターン１０４及び熱酸化膜１０
３を除去した後、例えば厚さ約６μｍのｎ型７９３７層
１０６をエピタキシャル成長させた。この時、前記ｎ十
型拡散層１０．２１　、　Ｉ　Ｏ！。

＼がエピタキシャル成長中の熱によυ「型シリコン層１０
６にオートド−ぜング現象を起こして滲み出し基板１０
１とシリコン層１０６の界面付近にｎ型埋込み領域１０
７．．１０７．が選択的に形成された。同時に、？ロン
イオン注入層１０５１　．１０５１が同様にオートドー
ピングを起こして基板１０ノとシリコン層１０６の界面
付近に一型領域Ｊ　Ｏ８、１０８が形成されると共に、
ｎ十型拡散層１０２ｓ内のゾロンイオン注入層１０５鵞
は該拡散層１０２雪のｓｂ　　より拡散係数が大きいた
め、前記ｎ＋型埋込み領域１０７ｍ上のシリコン層１０
６部分にｐ生型埋込み領域１０９が形成された（第２図
（ｂ）図示）。

（１１）次いで、ｎ−型シリコン層１０６表面に熱酸化
膜１１０を成長させ、該熱酸化膜１１０上に写真蝕刻法
により前記針型領域１０８．１０８に対応する部分及び
前記ｐ生型埋込み領域１０９に対応する部分が開口され
たレジストパターン１１１を形成した後、このレジスト
ツクターン１１ノをマスクとしてｐ型不純物、例えばが
ロンを加速電圧１００に・■、ドーズ量２Ｘ１０’滴２
〜６Ｘ１０”％−の条件でイオン注入して「型シリコン
層１０６にゾロンイオン注入層１１２１．１１２１＊１
１２、を形成した（第２図（、）図示）。つづいて、レ
ジスト・やターン１１１を除去した後、熱処理を施した
。この時、？ロンイオン注入層１１２、．１１２．が活
性化、拡散されて前記ｐ十型領域ｉｏｓ、ｉｏｎとつな
がるｐ型領域１１３゜１１３が形成され、これらにより
ｎ型７９３７層１０６を電気的に分離するｐ型アイソレ
ーション領域１１４．１１４が造られた。また、ゾロン
イオン注入層１１２鵞も活性化、拡散されて底部が前記
ｐ生型埋込み領域１０９と接触するｐ−ウェル領域１１
５が形成された。前記ｐ型アイソレーション領域１１４
，１１４で分離され、下部にｎ生型埋込み領域１０７１
が存在する島領域１１６１はパイ４−ラ素子形成領域と
なり、ｎ生型埋込み領域１０２鷺が下部に存在する島領
域１１６！はＣＭＯ８素子形成領域となる（第２図（ｄ
）図示）。なお、ｐ−ウェル領域１１５表面から深さ方
向に形成された該ウェル領域１１５゜ｐ生型埋込み領域
１０９及びｎ生型埋込み領域１０７３の不純物プロファ
イルは第３図に示す如くなる。

（１１）次いで、ｐ型不純物、例えばゼロンを熱酸化膜
１１０を通して島領域１１６１．島領域１１６鵞及び該
領域１１６．内のｐ−ウェル領域１１６’ＶＣ選択的に
イオン注入し、拡散させて、島領域１１６１のシリコン
層１０６にｐ十型ペース領域１１７を、島領域１１６！
のシリコン層１０６に互に電気的に分離された１型のソ
ース、ドレイン領域１１８．１１９を更にｐ−ウェル領
域１１５にｐ生型チャンネルカット領域１２０を、夫々
同時に形成した（第２図（・）図示）。

Ｑ次いで、熱酸化膜１１０を除去し、再度厚い酸化膜１
２１を全面に成長させた後、フ矛トエ、チング技術によ
りエミッタ領域形成予定部、コレクタ取出し領域形成予
定部、ｎ生型チャンネルカット領域予定部及びｎ十型ソ
ース、ドレイン領域予定部の酸化膜１２１を選択的に工
、チング除去して開孔部１２２・・・を形成した。つづ
いて、酸化膜１２１をマスクとして例えば砒素を開孔部
１２２・・・を通してイオン注入し、拡散して、島領域
１１６１のベース領域１１７にｎ生型エミ、り領域１２
３を、同島領域１１６１のシリコン層１０６にｎ十型コ
レクタ取出し領域１２４を、島領域１１６３のシリコン
層１０６に計型チャンネルカ、ト領域１２５を、ｐ−ウ
ェル領域１１５にｎ生型のソース、ドレイン領域１２６
゜１２７を、夫々同時に形成した（第２図（ｆ）図示）
。

０次いで、酸化膜１２１を除去し、再度厚い酸化膜（層
間絶縁膜）１２８を形成した後、前記ｐ生型のソース、
ドレイン領域１１Ｆ１．１１９間を含む領域上、及びｎ
生型のソース、ドレイン領域１２６．１２７間を含む領
域上の酸化膜１２８を選択的に工、チング除去し、更に
熱酸化処理を施して薄いｒ−）酸化膜１２　ｆ　ｔ　１
２９８を形成した。つづいてフォトエツチング技術によ
り各領域上の酸化膜１２８部分にコンタクトホールを開
孔し、全面に例えばＡＪ膜を蒸着した後、”ターニング
してペース、エミ、り、コレクタのＡＩ電極１３０〜１
３２を形成すると共に、　　　□）Ａｊｆｆ−）電極Ｉ
　Ｊ　３１　　ｅ　１３　Ｊ鵞ｉ、ソース＋　）’レイ
ンの取出しｋｌ電極１３４〜１３１を形成してｎｐｎノ
々イポーラトランジスタとｐチャンネルＭＯ８）ランジ
スタ及びｎチャンネルＭＯ８）ランジスタからなるＣｕ
Ｏ２とが共存した複合デバイスな製造した（第２図（ｇ
）図示）。

しかして、本願第１の発明方法によれば第２図（ｇ）に
示す如くｐ−ウェル領域１１５底部に該ウェル領域１１
５と接触する高濃度のｐ生型埋込み領域１０９を形成す
ることＫよって、ｐ−ウェル領域１１５の層抵抗を低減
できるだめ、ｐ−ウェル領域１１５をペース領域とする
寄生ｐｎｐ　）ランジスタの電流増幅率を低減でき、ひ
いてはう、チアッゾ現象を防止できる。しかも、ｐ生型
埋込み領域１０９を形成することによって、ｐ−ウェル
領域１１５の活性化、拡散のための熱処理時間を短縮で
きるので、既述した第３図に示す如く表面側からｎチャ
ンネルＭＯ８）ランジスタの性能を決める多重イオン注
入そのｉｔの不純物プロファイルを有するウェル領域１
１５を形成でき、ＣｕＯ２の特性を大巾に改善できる。

また、ｐ生型埋込み領域１０９の形成工程と同時にｐ型
シリコン基板１０１と「型シリコン層１０６の界面付近
にアイソレージ、ン領域の一部を構成するｐ十型領域１
０１Ｊ、１０１１を形成し、更にｐ−ウェル領域１１５
の形成工程と同時に前記ｐ十型領域１０１１．１０１Ｊ
とつながるｐ型領域１１３．１１３を形成することによ
って、短時間の熱処理でｐ〜ルウエル域１１５の深さ等
に依存することな（、ｔｌｐｎ／々イポーラトランジス
タ、　ＣｕＯ２を確実に電気的に分離し得る微細なｐ型
アイソレーション領域１１４．１１４を形成できる。特
に、第４図に示す如くｐ型シリコン基板１０１上に厚い
ｎ−型シリコン層１０６′を成長させてバイプーラ素子
として高耐圧のり五アパイデーラトランジスタを形成す
る場合、ｐ生型埋込み領域１０９′の形成工程と同時に
基板１０１とシリコン層１０６′の界面付近Ｋｐ十散型
領域０Ｂ’、１０Ｂ’を形成し、ｐ−ウェル領域１１６
′の形成工程と同時にｐ型領域１１　Ｊ’　、　ＪＪ、
９’を形成することによって、ｐ−ウェル領域１１５′
の不純物プロファイルが設計値よりはずれることなく、
厚いシリコン層１０６′を確実に電気的に分離し得るア
イソレーション領域用’′、１１４’を形成できる。し
かも、ｐ型アイソレーション領域１１４．１１４は下部
側が低抵抗のｐ十型領域１０８．１０８で構成されてい
るため、該アイソレージ、ン領域１１４．１１４上面の
ｐ型頭域１１３．１１３を接地することによって、ｐ型
シリコン基板１０１の電位を安定化できる。

しだがって、従来方法ではｎ型シリコン層の厚みと、０
ＭＯ８のウェル領域の深さとがラッチアップ防止と素子
分離との関係から非常に制限されていたが、本発明方法
によればｎ型シリコ７層１０６の厚み・と０ＭＯ８のウ
ェル領域１１５の深さを夫々独立して設定できるので、
製造マージンの増大、耐ラッチアンプ性の向上、更には
０ＭＯ８の微細化と高耐圧のリニアバイポーラトランジ
スタの形成を達成できると共に、基板１０１の電位の安
定化を図ることができる。

更に、ＣＭＯＢが造られる島領域１１６．下の基板１０
１とシリコン層１０６の界面付近にｎ＋＄ルＭＯ９）ラ
ンジスタが形成されるｎ型シリコ７層１０６の層抵抗を
低減できる澤め、ｐ十型ソース領域１１８（又はｐ生型
ドレイン領域１１９）をエミ、り、ｎ’型シリコンＨｔ
１０６ｔペース、ｐ型シリコン基板１０１をコレクタと
する寄生ｐｎｐ　）ランジスタの電流増幅率を小さくで
き、よシ一層の耐ラッチアンプ性の向上を達成できる。

まだ、ｎ十型埋込み領域１ｏ７！を０ＭＯ８下の基板１
０ノとシリコン層１０６の界面に設けることによって、
ＣＭｏ５　を基板１０１に対して別の電位系等で動作さ
せることが可能となる。即ち、ｐ−ウェル領域１１５の
周辺に共存する・々イポーラ・アナログ素子による基板
１０１の電流が大きい場合、基板１０１の電位が浮き上
がるが、前述の如く計型埋込み領域１ｏ７！を形　　　
　ｊ成することによってｐ−ウェル領域１１５の電位（
Ｖｓｓ　）と基板ｉｏｉの電位（、ＧＮＤ　）とを別の
配線系により夫々独立できる。又、二電源方式などで・
ぐックケ３−トバイアスをｐ−ウェル領域１１５に独立
して印加できる。一方、ｎ４−型埋込み領域１０７意を
省略することによって、１ｃの入出力部で大きな電流が
流れる場合のｎチャンネルＭＯ８）ランジスタのｐ−ウ
ェル領域１１５の層抵抗を低減し、かつ、基板１０１電
位を充分に安定化させておけるような配線系がとれる場
合にはｐ型坤込み領域は基板に接地しておいた方が、う
、チア、ゾ防止のためには好ましい。

実施例２本実施例２は第５図（ａ）〜（、）の工程に示す如く縦
形ｐｎｐバイポーラトランジスタと０ＭＯ８とを共存さ
せた複合デバイスの製造に適用したものである。

（１）まず、ｐ型シリコン基板２０１表面にｓｂ等の拡
散係数の小さいｎ型不純物を選択的にドーピングしてｎ
十型拡散層２０２１５２０２２を形成した。つづいて、
基板１０１表面に熱酸化膜２０３を成長させ、該熱酸化
膜２ｏ３上に写真蝕刻法によりｐ＋型埋込み領域予定部
及びｐ生型領域予定部が開口されたレジストツヤターン
２０４を形成した後、該レジストノターン２０４をマス
クとしてｐ型不純物、例えばゾロンを加速電圧１５０　
ｋｓｖ、　　ドーズ量１×１ｏ１４／６ｎ２〜４Ｘ１０
’％−の条件でイオン注入して基板２０１及び−型拡散
層２０１１　ｔ２０２ｇにゾロンイオン注入層２０５１
　１２０５１　＋２０５！、２０５３を選択的に形成し
た（第２図（、）図示）。ひきつづきレジストツヤター
ン２０４及び熱酸化膜２０３を除去した後、例えば厚さ
約６μｍのｎ−型シリコン層２０６をエピタキシャル成
長させた。この時、前記計型拡散層２０２．．２０２．
がエピタキシャル成長中の熱によシ「型シリコン層２０
６にオートドーピング現象を起こして滲み出し基板２０
ノとシリコン層１０ｇの界面付近に計型埋込み領域２０
　ｙ！、　２０７ｆｉが選択的に形成された。同時に１
ゾロンイオン注入層２０５１２０５１が同様にオートド
ーピングと拡散を起こして基板２０１とシリコン層２０
．６の界面付近に一型領域２０１Ｊ、２０１１が形成さ
れると共に、♂型拡散層２θ２１　．２０２．内のゾロ
ンイオン注入Ｎ２ｏｓ、、２（７５３は該拡散Ｒ２０２
１゜２０２鵞のｓｂより拡散係数が大きいだめに前記針
型埋込み領域２０７．　　、２０７．上のシリコン層２
０６部分に縦形ｐｎｐバイポーラトランジスタのコレク
タ領域となるｐ半型埋込み領域２０９しｐ−ウェル領域
の層抵抗の低減化のためのｐ半型埋込み領域２１θが夫
々形成された（第５図（ｂ）図示）。

（１１）次いで、ｎ−型シリコン層２０６表面に熱酸化
膜１１０を成長させ、該熱酸化膜２１１上に写真蝕刻法
により前記ｐ十型領域２０８．２０８、ｐ型コレクタ予
定部及び前記ｐ半型埋込み領域２１０に対応する部分が
開口されたレジストハターン（図示せず）を形成した後
、このレジスト・やターンをマスクとしてｐ型不純物、
例えばざロンを加速電圧１００　ｋｅＶ、　　ドーズ量
２Ｘ１０’滴２〜６Ｘ１０’滴２の条件でイオン注入し
、活性化、拡散させた。この工程において、前記−型領
域２０８．２０８とつながるｐ型領域２１２．２１２が
形成され、これらによりｎ型シリコン層２０６を縦形ｐ
ｎｐ　／Ｊイポーラトランジスタ形成領域としての島領
域２１３１１、ＣＭＯ８形成領域としての島領域２１３
鵞とに電気的に分離するｐ型アイソレージ、ン領域２１
４゜２１４が形成された。また、同時に、島領域２１３
ｔにｐ型コレクタ領域２１５が、島領域２１３鵞のｐ半
型埋込み領域２０９．上にｐ−ウェル領域２１６が、夫
々形成された。つづいて、ｎ型不純物、例えば砒素を熱
酸化膜２１１を通して島領域２１３１に選択的にイオン
注入し、活性化、拡散を行なってペースとなるｎ−型シ
リコン層２０６に大電流時のトランジスタ出力電流のの
びを大きくするだめのｎ型領域２１７を形成した。ひき
つづき、ｐ型不純物、例えばゾロンを熱酸化膜２１０を
通してアイソレーション領域２１４のｐ型領域２１２．
島領域２１３１　　　　□のｎ型領域２１７内及びｐ型
コレクタ領域２１６．　　　　ｌ’島領域２１３ｍ、同
領域２１３！丙のｐ−ウェル領域２１６に夫々選択的に
イオン注入し、拡散させて、ｐ型領域２１２に基板接地
のためのｐ十型電極取出し領域２１８を、島領域２１３
宜のｎ型領域２１７にｐ生型エミッタ領域２１９を、ｐ
型コレクタ領域２１５にｐ生型コレクタ取出し領域２２
０を、島領域２１３２のｎ−型シリコン層２０６に互に
電気的に分離されたｐ生型のソース、ドレイン領域２２
１，２２２を、及びｐ−ウェル領域２１６にｐ中型チャ
ンネルカット領域２２３を、夫々同時に形成した（第５
図（ｅ）図示）。

（１１ｂθζいで、熱酸化膜２１１を除去し、再度厚い
酸化膜２２４を全面に成長させた後、フォトエツチング
技術によυベース取出し領域形成予定部、ｎ生型チャン
ネルカット領域予定部及び？型ソース、ドレイン領域予
定部の酸化膜２２４を選択的にエツチング除去して開孔
部２２５・・・を形成した。つづいて、酸化膜２２４を
マスクとして例えば砒素を開孔部２２５・・・を通して
イオン注入し、拡散させて、島領域２１３１のペース領
域２１７にｎ十型ペース取出し領域２２６を、島領域２
１３鵞のシリコン層２０６にｎ十型チャンネルカット領
域２２７を、ｐ−ウェル領域２１５にｎ生型のソース、
ドレイン領域２２８゜２２９を、夫々同時に形成した（
第５図（ｄ）図示）。

■次いで、酸化膜２２４を除去し、再度厚い酸化膜（フ
ィールド絶縁膜）２３０を形成した後、前記ｐ生型のソ
ース、ドレイン領域２２１゜２２２間を含む領域上、及
び？型のソース、ドレイン領域２２１Ｊ、２２９間を含
む領域上の酸化膜２３０を選択的にエツチング除去し、
更に熱酸化処理を施して薄いｆ−）酸化膜２３１１＊２
３１！を形成した。つづいてフォトエツチング技術によ
り各領域上の酸化膜２３０部分にコンタクトホールを開
孔し、全面に例えばＡＩ　膜を蒸着した後、ツヤターニ
ングして基板接地のためのｋｌ電極２３２Ｉ、ペース、
エミッタ、コレクタのＡＩＭ、極２３３〜２３５を形成
すると共に、Ａ４ｒ−）電極２３６１　　＋　２３６　
＠　　＊　ソース＋　）”　Ｌ’　インの取出しＡＩ電
極２３７〜２４０を形成して縦形ｐｎｐパイイーラトラ
ンジスオとｐチャンネルＭＯ８）ランジスタ及びｎチャ
ンネルＭＯ３）ランジスタからなる０ＭＯ８とが共存し
た複合デバイスを製造した（第５図（、）図示）。

しかして、本願第２の発明方法によれば第５図（、）に
示す如くｐ−ウェル領域２１６底部に該ウェル領域２１
６と接触する高濃度であるｐ生型埋込み領域２１０を形
成すると同時に、縦形ｐｎｐバイポーラトランジスタ予
定部の島領域にｐ生型埋込みコレクタ領域２０９を形成
することによって、耐う、チア、グ性の優れた０ＭＯ８
と、高速化、高出力化が可能な縦形ｐｌｐｚＪイポーラ
トランジスタとが共存された複合デバイスを簡単に製造
できる。また、ｐ生型埋込み領域２１ｏ１ｐ十型埋込み
コレクタ領域２０９の形成工程と同時にｐ型シリコン基
板２０１とｎ−型シリコン層２０６の界面付近にアイソ
レーション領域の一部を構成するｐ十型領域２０８．２
０８を形成すれば、縦形ｐｎｐバイポーラトランジスタ
、ｃＭｏｓを確実に電気的に分離し得る微細なｐ型アイ
ソレーション領域２１４，２１４を形成できる。

なお、上記実施例ではｐ−ウェル領域底部に形成される
ｐ生型埋込み領域を♂型埋込み領域上のｎ−型シリコン
層部分に形成したが、例えばウェル直下のｎ生型埋込み
領域を省略してｐ型シリコン基板とｎ−型シリコン層の
界面付近にｒ生型埋込み領域を形成し、ｐ−ウェルを接
地してもよい。

上記実施例では単一層のシリコン層を形成する方法を採
用したが、二重エピタキシャル成長法を用いて厚い〔型
シリコン層を形成し、ウェル領域予定部下のこれら２層
のｎ−型シリコン層の界面付近にｐ生型埋込み領域を形
成することにより２層のシリコン層部分にバイポーラト
ランジスタを上層のシリコン層に０ＭＯ８を、夫々形成
して高耐圧のリニアトランジスタと微細な０ＭＯ８とを
共存させた複合デノ々イスを製造するようにしてもよい
。

上記実施例ではバイポーラ素子とＣ２１ｌ１０８素子と
をアイソレージ、ンにより分離したが、基板と「型シリ
コン層の界面付近に予め形成したｐ＋製型領域上シリコ
ン層部分に選択酸化技術により酸化膜を形成し、誘電体
膜によって分離するようにしてもよい。

上記実施例１ではパイヂーラ素子形成領域下のｎ生型埋
込み領域と０ＭＯ８素子形成領域下のｎ＋型埋込み領域
とを同一工程で形成したが、ウェル領域底部のｐ生型埋
込み領域の層抵抗の増大を防止する観点から上記各ｎ生
型埋込み領域を別々の工程で形成することが望ましい。

即ち、０ＭＯ８素子形成領域下の計型埋込み領域を、ｐ
生型埋込み領域直下に形成する場合、この？型埋へみ領
域からの上方滲み出しによってｐ生型埋込み領域の層抵
抗が増大する。こうした層抵抗の増大を少なくするため
には、０ＭＯ８素子下のｎ生型埋込み領域をｎｐｎバイ
ポーラトランジスタ下のｎ生型埋込み領域、つまりｎ半
型のサブコレクタ領域とは別の拡散で形成する方法を採
用する。この場合、０ＭＯ８素子下のｎ生型埋込み領域
の形成手段としては、拡散係数の小さい不純物（例えば
ｓｂ等）を用いる方法、或いは不純物の表面濃度を下げ
る方法等が考えられる。具体的には、ｐ型シリコン基板
の０ＭＯ８素子の直下となる領域に表面濃度が小さくて
深いｎ生型拡散層を形成した後、該基板全面にｎ−型シ
リコン層をエピタキシャル成長させることにより上方拡
散の少ないｎ生型埋込み領域を形成することが望ましい
。

上記実施例２ではコレクタ領域２　Ｊ　５．２１５によ
ってペース領域（ｎ−型シリコン層２ｏ６）を島状に形
成したが、このペース領域に予めｐ−ウェル領域と同時
にｐ型コレクタ領域を島状に形成し、該コレクタ領域内
にｎ型ペース領域を形成し、更にこのペース領域内にｐ
型エミッタ領域を形成するという三重拡散法を採用して
もよい。このような三重拡散法を採用すれば、コレクタ
領域をマスク合せてリング状に形成しなくてもよいため
、集積度を向上でき、しかもペース領域のペース幅が「
型シリコン層の厚みと、ｐ生型埋込みコレクタ領域の上
方拡散によって影響されるのを回避でき、縦形ｐｎｐバ
イポーラトランジスタと０ＭＯ８とを共存させた複合デ
バイスを量産的に製造できる。

〔発明の効果〕

以上詳述した如く、本発明によればラッチアップの防止
と素子分離性の向上が図られた高信頼性で微細な０ＭＯ
８と高耐圧化等が可能なｎｐｎバイポーラトランジスタ
とを共存させた複合構造の半導体装置、並びに高信頼性
で微細な０ＭＯ８と高速性、高出力性の縦形ｐｎｐバイ
ポーラトランジスタとを共存させた複合構造の半導体装
置を量産的に製造し得る方法を提供できるものである。

【図面の簡単な説明】

第１図は従来方法により製造されだｎｐｎパイヂーラト
ランジスタと０ＭＯ８とが共存された複合デ・々イスの
断面図、第２図（、）〜（ｇ）は本発明の実施例１にお
けるｎｐｎノ？イポーラトランジスタと０ＭＯ８とが共
存された複合デバイスの製造工程を示す断面図、第３図
は実施例１の複合デバイスにおゆるｐ−ウェル領域、ｐ
生型埋込み領域及び砂型埋込み領域の不純物プロファイ
ルを示す線図、第４図は実施例１の変形例を示す複合デ
バイスの断面図、第５図（九）〜（ｅ）は本発明の実施
例２における縦形ｐｏｐ　／者イポーラトランジスタと
０ＭＯ８とが共存された複合デノ々イスの製造１穐を示
す断面図である。１０１　、！０１・・・ｐ型シリコン基板、７０７１＋
１０７ｍ　　＋　２０７１＋　２０７１・・・ｎ生型埋
込み領域、１０１Ｊ、２０Ｂ・・・ｐ十型領域、１０９
．２１０・・・ｐ生型埋込み領域、１１ｊ、２１２・・
・ｐ型頭域、１１４．２１４・・・ｐ型アイソレーショ
ン領域、１１５．２１６・・・ｐ−ウェル領域、１１６
１　。１１６嘗＋　２１３１　　＋　！’　１３ｇ・・・島領
域、１１７・・・ｐ十型ベース領域、１１１１１２２１
・・・ｐ十槃ソース領域、１１９．２２２・・・ｐ十型
ドレイン領域、１２０．２２３・・・ｐ生型チャンネル
カット領域、１２３・・・？型エミッタ領域、１２５．
２２７・・・ｎ十型チャンネルカット領域、１２６．１
！：１Ｂ・・・ｎ十型ソース領域、１２７．２２９・・
・ｎ十薬Ｐレイン領域、１１！８．２３０・・・酸化膜
、１２９１＊１２９雪５２３１１−２３１寓・・・ダー
ト酸化膜、１３０〜　ＩＪ２．１３４　〜１　３　７　
　、　２３！〜２３５゜２３７〜２４０・・・ＡＩ電極
、１３３１　．１３３％　　。２３６１．２３６．　・ｌ’−）電極、２０９−　ｐ生
型埋込み領域（ｐ十薬コレクタ埋込み領域）、２１５・
・・ｐ型コレクタ領域、２１７・・・ｎ型ペース領域、
２１９・・・ｐ生型エミッタ領域。

Claims

【特許請求の範囲】

（１）　　第１導電型の半導体基板上に第２導電型の半
導体層を設け、該半導体層ラミ気的に分離して形成され
た複数の島領域に少なくともバイポーラ素子と、第１導
電型のウェル領域を有するＣＭＯ８素子とを設けた構造
の半導体装置の製造において、パイ−−ラ素子形成予定
部下の前記半導体基板と半導体層の界面付近に高濃度の
第２導電型埋込み領域を選択的に形成する工程と、ウェ
ル領域予定部直下の少なくとも前記半導体層部分に高濃
度の第１導電型埋込み領域を選択的に形成すると同時に
、前記半導体基板と半導体層の界面付近に分離領域の一
部を構成する高濃度の第１導電型領域を選択的に形成す
る工程と、前記第１導電型埋込み領域上の前記半導体層
部分に該埋込み領域と接続する第１導電型のウェル領域
を選択的に形成する工程とを具備したことを特徴とする
半導体装置の製造方法。
（２）　　ウェル領域予定部直下に選択的に形成される
高濃度の第１導電型埋込み領域が第２導電型の半導体層
から第１導電型の半導体基板に亘る部分に配置されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
（３）高濃度の第２導電型埋込み領域を、ノ々イ　−−
−ラ素子形成予定部下のみならず、ＣＭＯ８素子形成予
定部下の第１導電型の半導体基板と第２導電型の半導体
層との界面付近に選択的に形成すると共に、ウェル領域
予定部直下に位置する前記第２導電型埋込み領域上の半
導体層部分に高濃度の第１導電型埋込み領域を選択的に
形成することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
（４）高濃度の第２導電型埋込み領域を、バイポーラ素
子形成予定部下及びＣ’ＭＯ８素子形成予定部下の第１
導電型の半導体基板と第２導電型の半導体層との界面付
近に別々の工程で選択的に形成すると共に、　ＣＭＯ８
素子形成予定部下のるか、もしくは拡散係数の小さい不
純物を用いて形成することを特徴とする特許請求の範囲
第３項記載の半導体装置の製造方法。
（５）　　第１導電型のウェル領域の形成と同時に、第
２導電型の半導体層表面部分に高濃度の第１導電型領域
とつながる第１導電型のアイソレーション領域を形成す
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
（６）第１導電型がｐ型で、第２導電型がｎ型であり、
ｎｐｎバイポーラトランジスタをバイポーラ素子として
ｎ型半導体層の島領域に形成することを特徴とする特許
請求の範囲第１項乃至第５項いずれか記載の半導体装置
の製造方法。
（７）第１導電型の半導体基板上に第２導電型の半導体
層を設け、該半導体層つ電気的に分離して形成された複
数の島領域に少なくともバイポーラ素子と、第１導電型
のウェル領域を有する０ＭＯ８素子とを設けた構造の半
導体装置の製造において、バイポーラ素子形成予定部下
の前記半導体基板と半導体層の界面付近に高濃度の第２
導電型埋込み領域を選択的に形成する工程と、第１導電
型のウェル領域予定部属下の少なくとも前記半導体層部
分にとのウェルと接続する高濃度の第１導電型埋込み領
域を選択的に形成すると同時に、バイポーラ素子形成予
定部下の前記第２導電埋込み領域上の半導体層部分に高
濃度の第１導電型埋込み領域を選択的に形成することを
特徴とする半導体装置の製造方法。
（８）　　ウェル領域予定部属下に選択的に形成される
高濃度の第１導電型埋込み領域が、第２導電型の半導体
層から第１導電型の半導体基板に亘る部分に配置されて
いることを特徴とする特許請求の範囲第７項記載の半導
体装置の製造方法。
（９）　　高濃度の第２導電型埋込み領域を、ノクイＩ
−ラ素子形成予定部下のみならず、ＣＭＯ８素子形成予
定部下の第１導電型の半導体基板と第２導電型の半導体
層との界面付近に選択的に形成すると共に、ウェル領域
予定部属下に位置する前記第２導電型埋込み領域上の半
導体層部分に高濃度の第１導電型埋込み領域を選択的に
形成することを特徴とする特許請求の範囲第７項記載の
半導体装置の製造方法。四　第１導電型がｐ型で、第２導電型がｎ型であシ、高
濃度の第２導電型埋込み領域上の高濃度の第１導電型埋
込み領域をｐ十型コレクタ領域とする縦型ｐｎｐノぐイ
ポーラトランジスタをノ々イボーラ素子としてｎ型半導
体層の島領域に形成することを特徴とする特許請求の範
囲第７項乃至第９項いずれか記載の半導体装置の製造方
法。