JPS58217023A - Ｉｃ用電源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＩＣ用電源回路に関し、特に外部供給電源をＩ
Ｃ内に設けた複数のツユブーダイオードで分圧して電源
出力を作る場合に適用し得るものである。

例えば不揮発性メモＩＪＩｃの電源回路として従来第１
図に示す構成のものが用いられていた。第１図において
、（１）は不揮発性メモリＩＣで電源接続ピンＴ１及び
１２間に外付けの電流制限用抵抗（２）を直列に通じて
外部供給電源（３）に接続されている。ＩＣ（１）の内
部において電源接続ピンＴ１及びＴ２には、複数例えば
４つのツェナーダイオード（４）・（５）　、　（６）
　、　（７）が直列に接続され、ピンＴ１及び１２間に
与えられる外部供給電圧ＶＺＤをこの直列回路の各ツユ
ブーダイオードによって分圧し、かくして直列回路のダ
イオード（４）側端からＩＣ（１）の内部に形成された
メモリ素子を含んでなるメモリ回路（８）に対するメモ
リ用電源出力Ｗｌ　　（例えばあ〔■〕程度）を得ると
共に、中央の２つのダイオード（５）及び（６）の接続
中点Ｐ１からＩＣ（１）の内部に形成された論理素子を
含んでなる制御回路（９）に対する主電源出力Ｗ２　　
（例えばｔ４（Ｖ：］程度）を得る。

ここでメモリ素子（ＭＯＳ）ランジスタでなる）に対す
る電源出力Ｗ１としてはそのメモリ状態を維持するのに
十分な大きさの電圧を必要とするが電流は小さい値（例
えば１０〔μＡ）程度）で済む。

これに対して主電源出力Ｗ２は、オンオフ動作する論理
素子（ＭＯＳ）ランジスタでなる）を多数含んでなる＃
理回路の動作を安定に維持するために、かなり大きな電
流（例えば５　（ｍＡ）程度）を必要とする。

第１図の従来の構成において、第１に電源（３）の電圧
が上昇変化した場合この上昇に応じてメモリＩＣの本来
の動作に用いられる電力以外の無駄な電力消費が大きく
なり、電源の利用率が悪化する欠点がある。

すなわち第１図において、メモリＩＣ（１）の本来の動
作に用いられる電力はメモリ用電源出力Ｗ１と主電源出
力Ｗ２との和であるが、実際上メモリ用電源出力Ｗ１の
電流は非常に小さいのでこれを省略して考えると、主電
源出力Ｗ２の電圧ＶＤＤがツ」ナー電圧で決まる一定で
あるため′主電源出力Ｗ２の電流ＩＬは電源（３）の電
圧■ＧＧが変化しても一定である。そこで電圧■。０が
最小値■。Ｇ蛾のとき電源（３）から供給される電力Ｐ
Ｄ、はＰｖｖｉｓ＝Ｉｘ、・■ａａｍｉｓ　　　　　　
　　　　”””（１）となるのに対して、電圧■。Ｇが
Δ■ＧＧだけ増大して■ＧＧｍａｘになったとき電源（
３）から供給される電力ＰＤｍａｘは （ｖＧＧＭ＋ΔＶ、Ｇ’）　　　　　　　−−−−−−
（２）となる。因みに電源（３）から流出する電流ＩＧ
Ｇは電源（３）の電圧Ｖ。（ｉの上昇に応じて増大する
が、駆動回路（９）に流れる電流ＩＬは一定であるので
この電流を流すために用いられる電力（（２）式の第１
項）と、それ以外の電力（（２）式の第２項）との和の
電（３） 力が電源（３）から供給されることになる。

しかるに（２）式において第２項の電力は、駆動回路（
９）の動作に必要な第１項の電力（従ってメモリＩＣ（
１）本来の動作に必要な電力）以外に、外付けの電流制
限用抵抗（２）ないしダイオード（４）〜（７）におい
て無駄に消費される。そしてその大きさは電源（３）の
電圧■。Ｇの変化幅のほぼ数倍程度の変化として拡大さ
れて現われる。例えば電源（３）の電圧■ＧＧが■。Ｇ
ニー３５［：Ｖ）の状態から−１−１０（係〕に相当す
る電圧Δ■ｃｃ＝３−５　（Ｖ）だけ変化したとすると
、変化後の（２）式の第２項の電力は になるのに対して変化前の（１式の電力は九　　　ＲＬ
−°−＜”） （４） になる。ここでＶＺＤはツェナーダイオード（４）〜（
７）の直列回路の両端電圧で、各ツェナー電圧（例えば
７〔■〕程度）の４倍の値舘（Ｖ）　（＝一定）になる
。従って（３）式及び（４）式から無駄な電力の増加分
は（１）式の変化前の電力に対して １３４．７５ になる。換言すれば電源（３）の電圧■ＧＧが＋１０Ｅ
％３変化したとき無駄な電力は＋５５１：％）増大した
ことになる。

このように第１図の回路は電源（３）の電圧■。Ｇが変
化したとき無駄な電力が拡大した変化幅で現われるので
、この変化幅を十分カバーできるような熱容量をもつよ
うなＩＣを作らなければならず、この分ＩＣの製造上の
制約が大きくなる問題がある。

第１図の従来の回路は第２に、電源（３）から電力をＩ
Ｃ（１）に供給し始める電源投入時に電源出力（８）及
び（９）の立上り応答が同じでないためにＩＣ（１）内
に形成されたメモリが誤動作するおそれがある。

因みにツェナーダイオード（４）　、　（５）　、　（
６）　、　（７）を直列に接続した構成の場合、電源（
３）からの電力をツェナーダイオードの直列回路にオン
又はオフするときダイオード（４）〜（７）が同時に導
通又は非導通動作することなく順次１つづつ動作して行
く。すなわち電源（３）から電圧■Ｇｏを与え始めた時
点からツェナーダイオード（４）側端の電圧が徐々に上
昇し始め、やがてツェナーダイオード（４）のツェナー
電圧を越えるとこのツェナーダイオード（４）が導通す
る。このとき隣りのダイオード（５）には未だそのツェ
ナー電圧を越える電圧が与えられていない。その後電源
（３）の電圧■。０が上昇してツェナー電圧を越えると
このツェナーダイオード（５）が導通し、以後同様にし
て電源（３）の電圧■。Ｇが上昇して行くに従って順次
ツェナーダイオード（６）及び（７）が順次導通する。

これに対して電源（３）の供給をオフするときは上述の
オンする時とは逆に電源電圧が低下して行くに従ってダ
イオード（７）　、　（６）　、　（５）　、　（４）
の順にオフ動作して行く。従ってツェナーダイオード（
４）側端から得られるメモリ用電源出力Ｗ１が所定の正
常値になっているにもかかわらず駆動回路（９）に対す
る主電源出力Ｗ２がオフのままになっている状態があり
得る。

このような状態ではメモリ回路（８）において誤って書
込又は消去動作が生ずるおそれがある。

本発明は以上の点を考慮してなされたもので、電源電圧
の変化に応じて変化幅が拡大するような無駄な電力の発
生をなくすことができ、また電源（３）のオン、オフ時
にメモリ回路（８）が誤動作するおそれをなくすように
したＩＣ用電源回路を提某しようとするものである。

以下図面について本発明の一実施例を詳述するに、この
場合の電源回路は第１図との対応部分に同一符号を附し
て第２回に示す如く、ＩＣ（１）の一方の電源接続ビン
Ｔ１と、中間のツェナーダイオード（５）及び（６）の
ｉ読点Ｐ１との間に定電流素子（１５）を接続する。こ
の実施例の場合定電流素子（１５）はｎウェル（１６）
内にＭＯＳ　　）ランジスタ（１７）（７） を形成した構成を有し、そのドレインＤを電源接続ビン
Ｔ１に接続し、ソースＳをツェナーダイオード（５）及
び（６）の接続点Ｐ１に接続し、ゲートＧをツェナーダ
イオード（４）〜（７）の直列回路のツェナーダイオー
ド（４）側端に接続する。電源接続ビン′１゛１及び直
列回路のツ」ナーダイオード（４）側端間には電流制限
用抵抗（１８）が接続されている。

第２図の構成において定常動作状態ではピンＰ１及びＰ
２間に与えられる電圧■ＧＧはダイオード（４）〜（７
）によって分圧され電源出力Ｗ１及びＷ２の電圧■２Ｄ
及びＶＤＤとしてメモリ回路（８）及び駆動回路（９）
に与えられる。しかるに定電流素子（１５）は定電流動
作し、この素子（１５）を通って流れる電流を駆動回路
（９）への電源出力Ｗ２の電流■１として供給する。

ここで定電流素子（１５）を構成するＭＯＳ）ランジス
タ（１７）は ｌ■ａｓ−■ＴＨｌ＜ＩＶＤＳ　Ｉ　　　　　　　・”
・・・（６）の関係が成立する場合定電流特性を示す。

なお（８） ＶＧＳはゲート及びソース間電圧、■ＴＨはスレショル
ド電圧、■Ｄ６はドレイン及びソース間電圧である。従
ってＭＯＳ）ランジスタ（１７）はビンＴ１の電圧■。

Ｇ′ｂ″−ＩＶＧＧＩ＞ＩＶＴＨｌになれば直ちに定電
流動作に入る。

また電流制限用抵抗（１８）を十分大きな値に選定し、
これにより駆動回路（９）へ供給する主電源出力Ｗ２の
電流ＩＬを定電流素子（１５）から流すようにする。そ
してメモリ回路（８）へのメモリ用電流出力Ｗ１として
微少電流を電流制限用抵抗（１８）を通じて流すように
する。

このようにすれば電源（３）の電圧■。０が最小値■Ｇ
　Ｇｎｒお、のとき電源（３）から供給される電力ＰＤ
ヨはＰＤヨーＩＬ・■ＧＧヨ　　　　　　　　　・・・
・・・（７）となり、（１）式について上述した第１図
の従来の場合と同じになる。

これに対して電源（３）の電圧■ＧＧがΔＶＧＧだげ増
大して■ＧＧｍａｘ　　になったとき電源（３）から供
給される電力ＰＤｍａｘは ”　Ｄｎ、ａｘ　＝　ＩＬ　（ｖＧＧ、＋Δ■ＧＧ）　
　　　　　・・・（８）となる。この（８）式の電力Ｐ
Ｄｍａｘを（２）式の従来の場合の電力ＰＤｍａｘと比
較してみれば、（８）式の場合は（２）式の第２項の無
駄な電力消費分がなくなり、この分消費電力を一段と低
減できる。また（２）式の第２項のように電源電圧■Ｇ
ｏの変動に対してこれを拡大するような消費電力の発生
はないので、この分ＩＣ（１）の設計が楽になる。

また電源投入時に電源（３）の電圧■ＧＧが定電流素子
（１５）のスレショルド電圧ＶＴＨを越えれば直ちに定
電流素子（１５）を介して接続点Ｐ１の主電源出力Ｗ２
の立上りを開始できるので、第１図の場合化じるおそれ
があった誤動作を未然に防止できる。

かくするにつき、第２図の場合は定電流素子（１５）を
ＭＮＯＳ　）ランジスタを用いて構成しているので、実
際にＩＣ上に作る際に構造上ソースと基板とを接続した
トランジスタを作ることができ、これにより良好な定電
流特性を実現できる。因みに一般のＭＯ８ＩＣではソー
ス及び基板の電位が互心・に種違するのでスレショルド
電圧ｖＴＨが変化してしまうため、定電流特性が劣化す
るのを避は得ないが、第２図の構成によればこの問題を
有効に解決できる。

なお上述においては本発明を不揮発性メモリＩＣに適用
した場合について述べたが、これに限らず本発明はＩＣ
内において複数のツェナーダイオードの直列回路によっ
て分圧して複数の電源出力を得るようにしたＩＣに広く
適用できる。

以上のように本発明に依れば、外部供給電源の電圧が変
化した場合に無駄な電力の消費を未然に防止できるＩＣ
用電源回路を得ることができる。

またかくするにつき第２図の実施例のように複数の電源
出力を得るようにした場合には電源投入時に実用上時間
差な（複数の電源出力の供給を開始できるので第１図に
ついて上述した従来の誤動作のおそれを有効に防止でき
る。

【図面の簡単な説明】

第１図は従来のＩＣ用電源回路を示す接続図、第２図は
本発明に依るＩＣ用電源回路の一実施例を示す接続図で
ある。 （１）・・・ＩＣ、（２）　、　（１８）−・・電流制
限用抵抗、（３）−・・外部供給電源、（４）〜（７）
・・・ツェナーダイオード、（８）・・・メモリ回路、
（９）・・・駆動回路、（１５）・・・定電流素子。 年２　図 Ｂ　　　　　　　　　’ｗ

Claims (1)

1. 【特許請求の範囲】 り外部供給電源の電圧をＩＣ内部に形成した複数のツェ
   ナーダイオードの直列回路で分圧して所定のツエーナー
   ダイオードの接続点から電源出力を得るようになされた
   ＩＣ用電源回路において、上記外部供給電源が接続され
   るピンと上記直列回路の一端との間に電流制限用抵抗を
   接続すると共に、当該ピンと上記直列回路の上記接続点
   との間に定電流素子を設けたことを特徴とするＩＣ用電
   源回路。 １上記直列回路の複数の接続端から複数の電源出力を得
   るようにしてなる特許請求の範囲第１項に記載のＩＣ用
   電源回路。 １上記定電流素子は、ソースを基板に接続しかつゲート
   を上記電流制限用抵抗の上記ピンとは反対側端に接続し
   たＭＮＯＳ　）ランジスタで構成されてなる特許請求の
   範囲第１項に記載のＩＣ用電源回路。