JPS5821732B2 - メモリセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明はアクセスタイムの異なる複数の主メモリ装置と
、少なくとも１つの処理装置とを含む情報処理システム
における主メモリ装置間のデータ転送（以後メモリ・コ
ピーと称する）制御に関するものである。

一般に、実時間性と信頼性とを厳しく要求される、例え
ば電子交換機のような情報処理システムにおいては、そ
れを構成する装置の１部で障害が発生しても、システム
ダウンとならないように冗長構成がとられている場合が
多い。

今、このような情報処理システムの主メモリ装置におい
て、ｎ装置の主メモリ装置が必要とされる時、さらに１
装置を予備装置として系に組み込んでおく、いわゆるｎ
＋ １の冗長構成がとられている場合を考えると、オ
ンライン系として動作しているｎ装置中の１装置を、例
えば保守、障害発生、その他何らかの原因により予備装
置と切り換える必要が生じて来る。

この切換えは、予備主メモリ装置に記憶内容をコピーし
た後、処理装置との論理的接続を切換える事によって、
行なわれる。

このメモリ・コピーにはある程度の時間を要するが、こ
の間にも処理装置はオンラインのサービスを続行する必
要があり、従って、メモリ・コピーを行なうプログラム
は、オンラインのサービスを実行するのに必要なプログ
ラムが走っていない処理装置の空き時間に断続的に実行
されなければならない。

しかも、メモリ・コピー中の主メモリ装置内にも、オン
ラインサービスを実行する為のプログラムやデータが記
憶されているのであるから、処理装置からのメモリアク
セス要求に対しては、メモリ・コピー中といえども正常
に応答する必要があり、それが行なわれないと、系全体
に重大な混乱を招く事になる。

このような場合のメモリ・コピー制御について以後説明
するがその前に、ここで使用する主な用語の説明を行な
う。

メモリ・コピー；あるメモリ装置Ａの全ての記憶内容を
他のメモリ装置Ｂへ写す（転送する）事を言う。

コピー源メモリ装置、コピー先メモリ装置：前記メモリ
・コピーに関するメモリ装置で、Ａをコピー源メモリ装
置、Ｂをコピ一失メモリ装置と呼ぶ。

メモリ装置アドレス、装置内アドレス； メモリ・のアドレス情報は一般にその上位ビットでメモ
リ装置を指定し、下位ビットで、メモリ装置内のアドレ
スを指定している。

メモリ装置ネームレジスタ； 処理装置内に各メモリ装置を対応して用意したレジスタ
で、各メモリ装置に割り付けた装置アドレスが書き込ま
れている。

これは後の説明にあるように、処理装置がメモリをアク
セスする際、プログラムで指定する装置アドレスとの一
致を検出する事により、アクセスすべきメモリ装置を決
定するのに用いられる。

従って、例えばメモリ装置Ａ、Ｈに対応したメモリ装置
ネームレジスタの値を一致させておく事により、Ａ装置
、Ｂ装置は同時にアクセスされる。

メモリアドレスバス； メモリ装置をアクセスする際、アドレス情報を送るバス
。

メモリデータバス； メモリ装置への書込み情報を送るバス。

メモリアンサバス； メモリ装置からの応答情報を送るバス。

さて、メモリ・コピーはコピー源メモリ装置からデータ
を読み出し、コピ一失メモリ装置にそのデータを書き込
む事により行なう事が出来るが、前述したように、これ
は断続的に行なわれるからメモリ・コピー中のコピー源
メモリ装置の既にコピーを終った番地に、別のプログラ
ムからデータの書込みがあった場合、コピー源メモリ装
置と、コピ一失メモリ装置とで、その番地のデータの内
容は一致しなくなる。

そのため、このような場合には、以下の方法がとられて
来た。

（１）コピ一失メモリ装置のアンサデータバスを論理的
に切断する。

（これによりコピ一失メモリ装置からの応答情報の処理
装置への送出が禁止される）。

（２）コピー源メモリ装置とコピ一失メモリ装置とに対
応したメモリ装置ネームレジスタの値を一致させる。

（これにより処理装置からコピー源メモリ装置をアクセ
スすると、コピ一失メモリ装置も同時にアクセスされ、
従って、データの書込みも同時に両メモリの同一番地に
なされる）。

（３）コピー源メモリ装置の０番地からデータを読出し
、そのデータを再びＯ番地へ書込み、番地を歩進する。

この操作をコピー源メモリ装置の終了番地まで繰り返す
。

以、上（１）〜（３）により、メモリ・コピーは完了し
、この間、別のプログラムからコピー源メモリ装置にア
クセスがあっても、何ら支障はない。

しかし、アクセスタイムの異なる、従って、アンサデー
タ受信タイミングの異なる、異速度の主メモリ装置間に
上記メモリ・コピー制御方式を適用する場合処理装置は
、アンサデータ受信タイミングを作成するために、どの
主メモリ装置からアンサデータを受信するべきかを知る
必要が出て来るという問題が生じる。

本発明はこの問題を解決することを目的とする。

即ち、処理装置が複数主メモリ装置との論理的接続情報
を処理装置内で識別する手段を有し、アンサデータの受
信時、前記手段によって識別した主メモリ装置との論理
的接続情報に従って、同時にアクセスされた複数主メモ
リ装置中の１装置のみからのアンサデータ受信を行なう
事を特徴とする。

以下図面を参照して詳述する。

第１図は本発明を適用した情報処理システム例のブロッ
ク図である。

主メモ’ＪＭＭｏ’、’ＭＭｔ〜ＭＭｎはアクセスタイ
ムがそれぞれＴ。

＋Ｔ１〜Ｔｎであり、少なくともその中の１つは他と速
度の異なる主メモリ装置である。

ＣＣは中央制御装置、Ｍ Ｅｏ ２Ｍ Ｅ ｔ ２Ｍ
Ｅ ｎはそれぞれ主メモリ装置ＭＭｏ、ＭＭ、 〜ＭＭ
ｎ の起動信号で、ＷＢＳｏ。

ＷＢ Ｓ 、〜ＷＢＳｎはそれぞれ主メモリ装置ＭＭｏ
。

ＭＭ１〜ＭＭｎ のメモリアンサバス制御フリップフロ
ップの出力信号であり、ＭＡＢはメモリアドレスバス、
ＭＤＢはメモリデータバス、ＭＷＢはメモリアンサバス
である。

中央制御装置ＣＣは、メモリのアクセス要求を受けると
、アクセスすべき主メモリ装置ＭＭをＭＭｏ’＝ＭＭｎ
中から選択決定し、起動信号ＭＥをＭＥ、７ＭＥｎ中か
ら選んで送出すると同時にメモリアドレスバスＭＡＢに
アドレス情報を乗せて送出する。

この時、書込みオーダの時はメモリデータバスＭＤＢに
書込み情報を乗せて同時に送出する。

一方起動信号ＭＥを送られた主メモリ装置ＭＭは応答情
報をメモリアンサバスＭＷＢに乗せて中央制御装置ＣＣ
に返送する。

第２図は中央制御装置ＣＣ内におけるメモリ制御部のブ
ロック構成図である。

図において、ＰＲＴＹはメモリアクセス要求競合回路、
ＡＳＥＬはアドレス情報選択回路、ＭＣＴＬはメモリコ
ントロールトリー、ＭＮＲはメモリ装置ネームレジスタ
、ＭＡＴは一致回路、ＢＵＳＹはメモリ装置ビジー管理
回路、ＤＲＶはドライバ回路、ＲＦＣはレシーバ回路、
ＭＢＲはメモリアンサデータバッファレジスタである。

中央制御装置ＣＣ、データチャネル、その他から生じた
メモリアクセス要求は、メモリアクセス要求競合回路Ｐ
ＲＴＹによって１つが選択されその選択信号はアドレス
情報選択回路ＡＳＥＬに送られてメモリ装置アドレス、
メモリ装置内アドレスを選択する一方メモリコントロー
ルトリーＭＣＴＬを起動する。

メモリ装置アドレスは一致回路ＭＡＴによりメモリ装置
ネームレジスタＭＮＲとの一致を検出することによりア
クセスすべき主メモリ装置ＭＭを決定し、メモリコント
ロールトリーＭＣＴＬからのドライブタイミングにより
、ドライバ回路ＤＲＶを経由して、主メモリ装置ＭＭに
メモリ起動信号ＭＥを送出する。

メモリ起動信号ＭＥを受けた主メモリ装置ＭＭはメモリ
アドレスバスＭＡＢのアドレス情報に従って自らを起動
し、応答情報を主メモリ装置ＭＭ内に持っているアンサ
バス制御フリップフロップＷＢＳに従ってメモリアンサ
バスＭＷＢにのせて中央制御装置ＣＣに送る。

メモリコントロールトリーＭＣＴＬではアクセスした主
メモリ装置ＭＭのアクセスタイムに合せて、アンサ受信
タイミングを作成し、更に主メモリ装置ＭＭから送られ
たアンサバス制御フリップフロップＷＢＳの出力情報と
の論理条件をとってメモリアンサバスＷＢＳ上の応答信
号をレシーバ回路ＲＦＣ経由でメモリアンサデータバッ
ファレジスタＭＢＲにセットする。

第３図は主メモリ装置ＭＭ内のアンサバス制御フリップ
フロップＷＢＳの働きを示す図であり、ここでは主メモ
リ装置ＭＭ、のアンサバス制御フリップフロップＷＢ
Ｓ ｔが”■” （ＯＮ）であり、主メモリ装置ＭＭ１
の応答情報はメモリアンサバスＭＷＢを介して中央制御
装置ＣＣへ送られるが、主メモリ装置ＭＭ７のアンサバ
ス制御フリップフロップＷＢ Ｓ ’ｒは“０”（ＯＦ
Ｆ）であり、主メモリ装置ＭＭ７の応答情報はメモリア
ンサバスＭＷＢに乗せられず従って中央制御装置ＣＣへ
送られないことを示している。

以上、ここで例示したメモリ制御回路の動作を詳述した
が、本発明の特徴は第４図に示したところにある。

第４図は中央制御装置ＣＣ内メモリ制御部のメモリコン
トロールトリーＭＣＴＬの一部であるメモリアンサデー
タ受信タイミング作成回路である。

第４図において、ＴＩＭＧはメモリアンサデータ受信タ
イミング発生回路である。

メモリアンサデータ受信タイミング発生回路ＴＩＭＧは
、メモリ起動信号ＭＥを送出した主メモリ装置ＭＭ毎に
、そのアクセスタイミングに対応したタイミングＴ。

。Ｔ、〜Ｔｎを発生している。

このタイミングと主メモリ装置ＭＭより送られたアンサ
バス制御フリップフロップＷＢ Ｓ ｏ 、 ＷＢ Ｓ
１〜ＷＢ Ｓ ｎとのそれぞれのＡＮＤ論理によりア
ンサデータバス受信タイミングを作成しメモリアンサバ
スＭＷＢ上の情報をメモリアンサデータバッファレジス
タＭＢＲにセットする。

第４図ではアンサバス制御フリップフロップＷＢＳ７＝
Ｏであるために、主メモリ装置ＭＭ７がアクセスされて
も、そのアクセスタイムＴ、Ｏタイミングで、メモリア
ンサバスＭＷＢ上の応答情報がメモリアンサデータバッ
ファレジスタＭＢＲにセットされない事を示している。

第４図の回路により前述したメモリ・コピー制御方式が
、アクセスタイムが異なる主メモリ装置間でも適用可能
となるが、主メモリ装置ＭＭｔをコピー源メモｊｌ装置
、主メモリ装置ＭＭ７をコピ一失メモリ装置とした場合
の、前述のメモリ・コピー制御手順を示すフローチャー
ト例を第５図に示す。

第５図のステップ■ではアンサバス制御フリップフロッ
プＷＢＳ？＝Ｏとしたが、この場合のアンサバス制御フ
リップフロップＷＢＳの状態は第３図に示した通りであ
り、その動作も既に説明した。

第５図のステップ■では第２図に示したメモリ装置ネー
ムレジスタＭＮＲで主メモリ装置ＭＭ１に対応するメモ
リ装置ネームレジスタＭＮＲｉと主メモリ装置ＭＭ７に
対応するメモリ装置ネームレジスタＭＮＲ７との値を等
しくした。

これにより第２図においてメモリ装置アドレスとメモリ
装置ネームレジスタＭＮＲｔとの一致が一致回路ＭＡＴ
で検出される場合、同様に、メモリ装置ネームレジスタ
ＭＮＲ７との一致も検出される。

従って、主メモリ装置ＭＭ１に対する起動信号ＭＥ １
が送出される時には自動的に主メモリ装置ＭＭ７に対す
る起動信号ＭＥ７も送出されることになる。

さて、第５図のステップ■で主メモリ装置ＭＭ、を読み
出すためにアクセスするが、この時前述の通り主メモリ
装置ＭＭ７も同時にアクセスされ第４図のメモリアンサ
受信タイミング発生回路ＴＩＭＧでは受信タイミングＴ
、とＴ７とを発生する。

今、受信タイミングＴ、＼Ｔ７の時、すなわち主メモリ
装置ＭＭ、とＭＭ”ｒとのアクセスタイムが異なる時、
アンサバス制御フリップフロップＷＢＳとの論理積をと
らないとメモリアンサバスＭＷＢの情報は受信タイミン
グＴ１とＴ７の２つのタイミングでメモリアンサデータ
バッファレジスタＭＢＲにセットされる事になり、従っ
て、受信タイミングＴ７＞Ｔ、の時には、メモリアンサ
データバッファレジスタＭＢＲには誤った情報すなわち
ａｌ、ＩＪＯがセットされてしまう。

さて、第４図では主メモリ装置ＭＭより送られたアンサ
バス制御フリップフロップＷＢＳは、ＷＢＳ、＝ １
、ＷＢＳ７＝Ｏとなっているから、受信タイミングＴ７
でメモリアンサバスＭＷＢがメモリアンサデータバッフ
ァレジスタＭＢＲにセットされる事はなく、主メモリ装
置ＭＭｔの読出しデータを含む応答情報のみが受信タイ
ミングＴ１でメモリアンサデータバッファレジスタＭＢ
Ｒにセットされる。

第５図のステップ■ではこの読み出しデータを再び主メ
モリ装置ＭＭ、の同一番地に書込むためにアクセスする
が、その時は前述したように主メモリ装置ＭＭ７も同時
にアクセスされ、主メモリ装置ＭＭ１とＭＭ７の同一番
地に同一データが書込まれる事になり、メモリ・コピー
が実現される。

以上説明したように、主メモリ装置ＭＭ上のアンサバス
制御フリップフロップＷＢＳ情報を中央制御装置ＣＣに
送り込む事によって、アクセスタイムの異なる主メモリ
装置間のメモリ・コピー制御をアクセスタイムが同一の
主メモリ装置間のメモリコピー制御と全く同一の手順で
行うことが可′能となる。

ここではアンサバス制御フリップフロップＷＢＳ情報を
主メモリ装置ＭＭより中央制御装置ＣＣへ送り込んだが
、これに相当する制御情報を中央制御装置ＣＣ内に用意
しても、同一の効果が期待できることは言うまでもない
。

【図面の簡単な説明】

第１図は本発明を適用した情報処理システムのブロック
図、第２図は処理装置内メモリ制御部のブロック図で、
第３図は主メモリ装置内のアンサバス制御フリップフロ
ップの働きを示す図、第４図はメモリ制御部コントロー
ルトリー内のメモリアンサデータ受信タイミング作成回
路の概要図であり、第５図はメモリコピー制御の手順を
示すフローチャートである。 ＭＭｏ、ＭＭ１〜ＭＭｎ・・・主メモリ装置、ＣＣ・・
・中央制御装置、ＭＥｏ、ＭＥ、〜Ｍ Ｅ ｎ・・・起
動信号、ＷＢ Ｓｏ 、ＷＢ Ｓ ＋〜ＷＢ Ｓ ｎ
”・出力信号、ＭＡＢ・・・メモリアドレスバス、Ｍ
ＤＢ・・・メモリデータバス、Ｍ■渇・・・メモリアン
サバス、ＰＲＴＹ・・・メモリアクセス要求競合回路、
ＡＳＥＬ・・・アドレス情報選択回路、ＭＣＴＬ・・・
メモリコントロールトリー、ＭＮＲ・・・メモリ装置ネ
ームレジスタ、ＭＡＴ・・・一致回路、ＢＵＳＹ・・・
ビジー管理回路、ＤＲＶ・・・ドライバ回路、ＲＥＣ・
・・レシーバ回路、ＭＢＲ・・・メモリアンサデータバ
ッファレジスタ、ＴＩＭＧ・・・メモリアンサデータ受
信タイミング発生回路。

Claims (1)

【特許請求の範囲】
1. １ アクセスタイムの異なる複数の主メモリ装置と少な
   くとも１つの処理装置とを含み、該処理装置が前記主メ
   モリ装置中の複数装置へのアクセスを同時に行なう手段
   を有している情報処理システムにおいて、処理装置が、
   複数主メモリ装置との論理的接続情報を処理装置内で識
   別する手段を有し、アンサデータの受信時、前記手段に
   よって識別した主メモリ装置との論理的接続情報に従っ
   て、同時にアクセスされた複数主メモリ装置中の１装置
   のみからのアンサデータ受信を行なう事を特徴とするメ
   モリ制御方式。