JPS58220540A - 網輻輳制御方式 - Google Patents
網輻輳制御方式Info
- Publication number
- JPS58220540A JPS58220540A JP57102144A JP10214482A JPS58220540A JP S58220540 A JPS58220540 A JP S58220540A JP 57102144 A JP57102144 A JP 57102144A JP 10214482 A JP10214482 A JP 10214482A JP S58220540 A JPS58220540 A JP S58220540A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- low
- circuit
- receiving
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は多重化した電文を伝送する高速データ交換網に
おけるノード内バッファの網輻棲制御方式に関するもの
である。
おけるノード内バッファの網輻棲制御方式に関するもの
である。
従来技術
多重化した電文を伝送する高速データ交換網を介して複
数台の低速データ送受信回路が、データ交換を行う場合
、従来のノードは第２図に示す構成で、第１図に示すデ
ータを転送し、第４図に示す方式で輻績制御を行ってい
た。
数台の低速データ送受信回路が、データ交換を行う場合
、従来のノードは第２図に示す構成で、第１図に示すデ
ータを転送し、第４図に示す方式で輻績制御を行ってい
た。
第１図においてデータ０１はその前後を識別するための
フラグ（Ｆ）０２で囲まれ、送信側のノードを識別する
ための送信側ノード番号（８Ａ＋ ）０５、送信側の低
速データ送受信回路を識別するための送信側低速データ
送受信回路番号（ＳＡ ｔｏ ）０４、受信側のノード
を識別するための受信側ノード番号（ＤＡ＋）ｏ５、受
信側の低速データ送受信回路を識別するための受信側低
速データ送受偏向路番号（ＤＡり０６、データの追番管
理を行うだめのコントロールフィールド（Ｃ１ｏ７ 、
情報部（１１０日、データのＣＲＣチェックを行うだ
めのＦｅ２部（Ｆｅ２）０９、それと応答部（ＬＡ）
１０より構成される。
フラグ（Ｆ）０２で囲まれ、送信側のノードを識別する
ための送信側ノード番号（８Ａ＋ ）０５、送信側の低
速データ送受信回路を識別するための送信側低速データ
送受信回路番号（ＳＡ ｔｏ ）０４、受信側のノード
を識別するための受信側ノード番号（ＤＡ＋）ｏ５、受
信側の低速データ送受信回路を識別するための受信側低
速データ送受偏向路番号（ＤＡり０６、データの追番管
理を行うだめのコントロールフィールド（Ｃ１ｏ７ 、
情報部（１１０日、データのＣＲＣチェックを行うだ
めのＦｅ２部（Ｆｅ２）０９、それと応答部（ＬＡ）
１０より構成される。
第２図において、高速データ交換網４００より送られて
くるデータを復調回路１０１が復調して受信シック１０
４に転送する。受信シフタ１０４に７ラグ０２を入力し
たことをフラグ検出回路１０６が検出すると、ＤＡ比較
回路１０７が自ノードあてのデータか否かを調べ自ノー
ドあてのデータであれば、高速データ送受信回路３１０
に転送し、受信バッファメモリ５１１に蓄える。
くるデータを復調回路１０１が復調して受信シック１０
４に転送する。受信シフタ１０４に７ラグ０２を入力し
たことをフラグ検出回路１０６が検出すると、ＤＡ比較
回路１０７が自ノードあてのデータか否かを調べ自ノー
ドあてのデータであれば、高速データ送受信回路３１０
に転送し、受信バッファメモリ５１１に蓄える。
低速データ送受信回路ａｇｏの端末受信制御回路４１１
は、低速データ送受信回路の低速受信メモリ４１２がオ
ーバーフロー無時には常に低速データ受信回路３１５に
対してデータ転送要求を出し、高速受信バッファメモリ
５１１からのデータを低速受信メモリ４１２に転送する
（第４図−■）。
は、低速データ送受信回路の低速受信メモリ４１２がオ
ーバーフロー無時には常に低速データ受信回路３１５に
対してデータ転送要求を出し、高速受信バッファメモリ
５１１からのデータを低速受信メモリ４１２に転送する
（第４図−■）。
データ転送が終了した時点で次のデータを受信できるか
否か低速受信メモリ４１２を調ベオーバーフローしてい
る時には低速データ受信回路５１５に対してデータ転送
要求を出さない（第４図−＠）。
否か低速受信メモリ４１２を調ベオーバーフローしてい
る時には低速データ受信回路５１５に対してデータ転送
要求を出さない（第４図−＠）。
又、端末送信制御部４１４に対して相手低速データ送受
信回路に輻績状態を通知するデータを転送するよう指示
し、端末送信制御部４１４は低速データ送信回路３１４
、高速送信バッファメモリ３１２、送信シフタ１０５を
介して相手ノードに輻績を通知する（第４図−〇）。
信回路に輻績状態を通知するデータを転送するよう指示
し、端末送信制御部４１４は低速データ送信回路３１４
、高速送信バッファメモリ３１２、送信シフタ１０５を
介して相手ノードに輻績を通知する（第４図−〇）。
第４図は、従来の網幅幀制御方式フローを示すものでノ
ードは自ノード向けのデータを受信しく第′図−〇？、
・低速デー′送受信回１゛らデータ転送俄求が、、・あ
：、るためデータを転送する（第４図−■）。
ードは自ノード向けのデータを受信しく第′図−〇？、
・低速デー′送受信回１゛らデータ転送俄求が、、・あ
：、るためデータを転送する（第４図−■）。
自ノード向けのデータを受信しく第４図−■）低速デー
タ送受信回路からデータ転送要求があるのでデータ転送
する（第４図−〇）。
タ送受信回路からデータ転送要求があるのでデータ転送
する（第４図−〇）。
低速データ送受信回路では、低速受信メモリの輻棲を検
出しく第４図−■）、データ転送要求を出さず（第４図
−〇）、相手ノードに対して輻棲状態発生通知のデータ
を送出する（第４図′−〇）例を示しである。
出しく第４図−■）、データ転送要求を出さず（第４図
−〇）、相手ノードに対して輻棲状態発生通知のデータ
を送出する（第４図′−〇）例を示しである。
以上述べた如き構成および方式であるから、低速データ
送受信回路の低速受信メモリが、オーバフローして幅羨
状態が発生した場合は、低速データ送受信回路自身が、
相手ノードに輻績状態発生通知フレーム作成を行うだめ
低速データ送受信回路が、低速受信メモリ輻棲状態検知
時、相手低速データ送受信回路への通知が遅れる。
送受信回路の低速受信メモリが、オーバフローして幅羨
状態が発生した場合は、低速データ送受信回路自身が、
相手ノードに輻績状態発生通知フレーム作成を行うだめ
低速データ送受信回路が、低速受信メモリ輻棲状態検知
時、相手低速データ送受信回路への通知が遅れる。
発明の目的
この発明の目的とするところは、上記の如き従来の問題
点を除去するものであシ低速データ送受信回路内の低速
受信メモリの輻績を通信相手ノードに迅速に通知可能と
するという効果を有する網輻峻制御方式を提供すること
にある。
点を除去するものであシ低速データ送受信回路内の低速
受信メモリの輻績を通信相手ノードに迅速に通知可能と
するという効果を有する網輻峻制御方式を提供すること
にある。
従来よシ、低速送受信回路内の低速受信メモリの輻幅状
態発生時には、通信相手に輻棲通知フレームを送出して
いた。
態発生時には、通信相手に輻棲通知フレームを送出して
いた。
本発明は、該低速送受信回路内の低速受信メモリの輻軽
状態発生通昶を迅速にできぬかという点に注目し、低速
受信メモリの輻績を高速受信バッファメモリ監視回路が
常時監視することにより高速送受信回路独自に通知可能
であるという考え方によるものである。
状態発生通昶を迅速にできぬかという点に注目し、低速
受信メモリの輻績を高速受信バッファメモリ監視回路が
常時監視することにより高速送受信回路独自に通知可能
であるという考え方によるものである。
発明の実施例
次に本発明の実施例につき図面を用いて詳細に説明する
。
。
第３図は、本発明の一実施例であるノードの構成を示す
もので、第１図に示すデータを転送し・、第５図に示す
方式で＠嬶制御′＃を行う。
もので、第１図に示すデータを転送し・、第５図に示す
方式で＠嬶制御′＃を行う。
第５図において、第２図との相違点は以下の通シである
。
。
高速受信バッファメモリ３１１は高速受信バッファメモ
リ＊複回路５１５と、高速受信バツ７アメモリ監視回路
５１５は、バッファ有無表示回路６１０及びＬＡ作成回
路１１１と接続されている。
リ＊複回路５１５と、高速受信バツ７アメモリ監視回路
５１５は、バッファ有無表示回路６１０及びＬＡ作成回
路１１１と接続されている。
また、バッファ有無表示回路６１０は、低速受信メモリ
４１２と接続されている。
４１２と接続されている。
これにより、低速受信メモリ４１２が輻棲状態時には、
バッファ有無表示回路６１０、高速受信バックアメモリ
監視回路３１５を介して、ＬＡ作成回路１１１に低速受
信メモリ４１２が輻棲状態である事を伝える。
バッファ有無表示回路６１０、高速受信バックアメモリ
監視回路３１５を介して、ＬＡ作成回路１１１に低速受
信メモリ４１２が輻棲状態である事を伝える。
ＬＡ作成回路１１１は、低速受信メモリ４１２が輻棲状
態であるパターンを応答部１０にセットし受信シフタ１
０４に転送する事である。
態であるパターンを応答部１０にセットし受信シフタ１
０４に転送する事である。
次に第５図は本発明のデータ転送の一例を示したもので
ある。
ある。
高速データ送受信回路６１０内の高速受信バッファメモ
リ監視回＠３１５は、常時、低速データ。
リ監視回＠３１５は、常時、低速データ。
送受信回路内の低速バララフ有無回路６１０を監視しく
第５図−〇）、低速受信メモリ４１２が輻棲でない時（
第５図−■）は高速データ交換網４００から受信した。
第５図−〇）、低速受信メモリ４１２が輻棲でない時（
第５図−■）は高速データ交換網４００から受信した。
該低速データ送受信回路４１・０向けのデータは、高速
受信バックアメモリ３１１に蓄えられ（第５図−■）正
常受信応答が返される（第５図−■）。
受信バックアメモリ３１１に蓄えられ（第５図−■）正
常受信応答が返される（第５図−■）。
その後、該データは、低速送受信回路４１０内の低速受
信メモリ４１２に転送される（第５図−■）。
信メモリ４１２に転送される（第５図−■）。
それに対し、低速送受信回路内４１０の低速受信メモリ
４１２が輻棲状態時（第５図−〇）には受信したデータ
に対してＬＡに低速受信メモリ輻椿状態発生応答をセッ
トする（第５図−＠）。
４１２が輻棲状態時（第５図−〇）には受信したデータ
に対してＬＡに低速受信メモリ輻椿状態発生応答をセッ
トする（第５図−＠）。
発明の効果
以上述べた如き構成であるから、本発明にあっては低速
データ送受信°回路内の低速受信メモリの輻棲状態発生
通知が迅速に行えるという効果を奏することができる。
データ送受信°回路内の低速受信メモリの輻棲状態発生
通知が迅速に行えるという効果を奏することができる。
第１図は従来のデータフォーマット図、第２図は従来技
術におけるノードのブロック図、第３図は本発明の一実
施例のノードのブロック図第４図は従来技術における網
輻績制御方式フロー図、第５図は本発明の一実施例にお
ける網輻棲制御方式フロー図である。 ０１・・・データ ０２・・・フラグ０３
・・送信側コード番号 ０４ ・・送信側低速
データ送受信ｄ 路番号 ０５ ・・・受信側ノード番号 ０６・・・受信側低速データ送受信回路番号０７・・・
コントロールフィールド ０８・・・情報部 ０９・・・ＦＣ８部１
０・・応答部 １００・・・ノード １０１・・・復調回
路１０２・・・変調回路 １ｏ５・・・送受信
回路内０４・・・受信シフタ １０５・・・送
信シフタ１０６・・・フラグ検出回路 １０７・・
・ＤＡ比較回路１０８・・・フラグ作成回路 １０９
・・・ＳＡ比較回路１１０・・・ＬＡ初期設定回路 １１１・・・ＬＡ作成回路 ５１０・・・高速データ送受信回路 ３１１・・・高速受信バッファメモリ ６１２・・・高速送信バッファメモリ ６１６・・・低速データ受１ｉ回路 ３１４・・・低速データ送信回路 ６１５・・・高速受信バックアメモリ監視回路４１０・
・・低速データ送受信回路 ４１１・・・端末受信制御回路 ４１２・・・低速受信メモリ ４１３・・低速送信メモリ ４１４・・・端末送信ら！ＩｔＩｌａ回に６５００・・
・パス ６１０・・・低速バッファ肩無我示回路第１口 ｏｌ オ ２ 図 第３因 ４ρ０ 〈 第４国 イセ Ｊ−ド自 ノー ド′
術におけるノードのブロック図、第３図は本発明の一実
施例のノードのブロック図第４図は従来技術における網
輻績制御方式フロー図、第５図は本発明の一実施例にお
ける網輻棲制御方式フロー図である。 ０１・・・データ ０２・・・フラグ０３
・・送信側コード番号 ０４ ・・送信側低速
データ送受信ｄ 路番号 ０５ ・・・受信側ノード番号 ０６・・・受信側低速データ送受信回路番号０７・・・
コントロールフィールド ０８・・・情報部 ０９・・・ＦＣ８部１
０・・応答部 １００・・・ノード １０１・・・復調回
路１０２・・・変調回路 １ｏ５・・・送受信
回路内０４・・・受信シフタ １０５・・・送
信シフタ１０６・・・フラグ検出回路 １０７・・
・ＤＡ比較回路１０８・・・フラグ作成回路 １０９
・・・ＳＡ比較回路１１０・・・ＬＡ初期設定回路 １１１・・・ＬＡ作成回路 ５１０・・・高速データ送受信回路 ３１１・・・高速受信バッファメモリ ６１２・・・高速送信バッファメモリ ６１６・・・低速データ受１ｉ回路 ３１４・・・低速データ送信回路 ６１５・・・高速受信バックアメモリ監視回路４１０・
・・低速データ送受信回路 ４１１・・・端末受信制御回路 ４１２・・・低速受信メモリ ４１３・・低速送信メモリ ４１４・・・端末送信ら！ＩｔＩｌａ回に６５００・・
・パス ６１０・・・低速バッファ肩無我示回路第１口 ｏｌ オ ２ 図 第３因 ４ρ０ 〈 第４国 イセ Ｊ−ド自 ノー ド′
Claims (1)
- ｔ 高速データ伝送路と該高速データ伝送路に接続され
る複数台のノードから構成される高速データ交換網にお
いて、各ノードは高速データ伝送路との通信制御を行う
高速データ送受信回路と、ノード収容下の端末との通信
制御を行う低速データ送受信回路よシ構成され、高速デ
ータ送受信回路は、高速データ伝送路との通信速度と低
速データ送受信回路の処理速度の整合をとるための高速
バッファメモリを有し、低速データ送受信回路は該低速
データ送受信回路に接続された端末との通信に必要な低
速メモリを有し、低速受信メモリには低速受信メモリが
輻績状態であるか否かを表示するバッファ有無表示回路
が接続され、高速受信バックアメモリは常時該低速バッ
ファ有無表示回路を監視することによシ、ｉ低速受信メ
モリの輻饋状態発生を瞬時に検出し、低速データ送受信
回路の処理を必要とせず、高速データ送受信回路のみで
、高速伝送路を介して、通信相手ノードに該低速メモリ
輻棲状態発生通知を行うことを特許とする網輻棲制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102144A JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102144A JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220540A true JPS58220540A (ja) | 1983-12-22 |
| JPH0378018B2 JPH0378018B2 (ja) | 1991-12-12 |
Family
ID=14319552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102144A Granted JPS58220540A (ja) | 1982-06-16 | 1982-06-16 | 網輻輳制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240149A (ja) * | 1987-03-27 | 1988-10-05 | Yokogawa Electric Corp | デ−タ伝送バツフア回路 |
| CN112651208A (zh) * | 2020-12-30 | 2021-04-13 | 杭州加速科技有限公司 | 一种fpga芯片内各模块之间的布线拥塞优化方法 |
-
1982
- 1982-06-16 JP JP57102144A patent/JPS58220540A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240149A (ja) * | 1987-03-27 | 1988-10-05 | Yokogawa Electric Corp | デ−タ伝送バツフア回路 |
| CN112651208A (zh) * | 2020-12-30 | 2021-04-13 | 杭州加速科技有限公司 | 一种fpga芯片内各模块之间的布线拥塞优化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378018B2 (ja) | 1991-12-12 |
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